碳化硅MOSFET器件及其制备方法与流程

本发明涉及半导体领域，尤其涉及一种碳化硅mosfet器件及其制备方法。

背景技术：

近年来，随着电力电子系统的不断发展，对系统中的功率器件提出了更高的要求。硅(si)基电力电子器件由于材料本身的限制已无法满足系统应用的要求。

碳化硅(sic)材料作为第三代半导体材料的代表，在诸多特性上均远好于硅材料。碳化硅mosfet器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗和散热性能等方面，均有着替代现有igbt的巨大潜力。

但是，由于碳化硅材料的禁带宽度较大，碳化硅mosfet器件内部集成的寄生pin二极管开启电压大多在3v左右，无法为碳化硅mosfet器件本身提供续流作用。因此，在全桥等电力电子系统应用中，经常要反并联一个肖特基二极管作为续流二极管使用，大大增加了系统的面积。

集成了结势垒肖特基二极管的碳化硅mosfet器件解决了这一难题。

但是，集成传统结势垒肖特基二极管的碳化硅mosfet器件依然存在诸多问题，主要表现在为了使得肖特基二极管拥有较好的续流能力，需要较大的肖特基接触区面积。较大的肖特基接触区面积一方面使得mosfet正常工作时有较大的泄漏电流，另一方面也增加了碳化硅mosfet器件的元胞面积，增加了芯片制备成本。

更多有关现有集成结势垒肖特基二极管的碳化硅mosfet器件的内容，可以参考公开号为cn106876485a和cn108807504a的中国专利(申请)。

技术实现要素：

本发明解决的问题是提供一种碳化硅mosfet器件及其制备方法，为解决上述问题，本发明提供一种碳化硅mosfet器件，所述器件自下而上包括漏电极，n+衬底和n-外延层；所述n-外延层具有第一p-阱区，所述第一p-阱区中具有p+区和n+区(此时第一p-阱区深度大于n+区和p+区深度)；还包括：第一金属，所述第一金属与所述p+区上表面和部分所述n+区上表面形成第一欧姆接触；栅介质层，位于部分所述n+区、部分所述p-阱区和部分所述n-外延层上表面；栅极，位于所述栅介质层上；隔离介质层，覆盖所述栅极侧面和所述栅极上表面；至少一个第二p-阱区，所述第二p-阱区位于相邻两个所述第一p-阱区之间，所述第二p-阱区与所述第一p-阱区之间具有第一间隔，所述第二p-阱区包围有沟槽；第二金属，所述第二金属覆盖所述沟槽表面以形成第二欧姆接触，所述第二金属同时覆盖所述第一间隔上表面以形成肖特基接触；第三金属，所述第三金属覆盖所述隔离介质层、所述第一金属和所述第二金属。其中，所述第一金属、所述第二金属和第三金属均作为源电极的一部分，或者说源电极包括了所述第一金属、所述第二金属和第三金属。具体的，第一欧姆接触为其中一部分源极欧姆接触，之后通过第三金属，使第一金属和第二金属连接。第一欧姆接触与第二欧姆接触和肖特基接触相连接的，它们形成了相应的mos器件的源电极。

由上述结构可知，肖特基接触位于两个相邻第一p-阱区之间，即相应的沟槽结势垒肖特基二极管位于mos器件中两个相邻的源极(n+区)之间。

所述第二p-阱区的深度大于所述第一p-阱区的深度。

可选的，所述沟槽深度在0.5μm～2.5μm之间，宽度0.5μm～20μm。沟槽深度太大，增加制作难度，太小则增加结深作用不明显。沟槽宽度太小，也不利于相应结深的增加。

可选的，所述第一p-阱区与所述第二p-阱区之间的间距在1.5μm～5μm。即第一间隔的宽度通常为1.5μm～5μm。如果第一间隔的宽度太小，相应肖特基接触的区域无法很好地导通，如果第一间隔的宽度太大，整个器件的漏电流会过大，且器件面积过大，均不利于器件性能的提高。

可选的，相邻两个所述第一p-阱区之间具有两个以上所述第二p-阱区，相邻所述第二p-阱区之间具有第二间距，所述第二金属同时覆盖所述第二间隔上表面以形成肖特基接触。

可选的，所述第二金属为钛、镍、钼或钨。

本发明还提供一种碳化硅mosfet器件的制备方法，包括如下步骤：

在n+衬底上形成n-外延层；

在所述n-外延层上形成沟槽；

对所述沟槽的表面和部分所述n-外延层表面进行阱注入，形成第一p-阱区和第二p-阱区，所述第二p-阱区位于相邻两个所述第一p-阱区之间，并且所述第二p-阱区与所述第一p-阱区之间具有第一间隔，所述第二p-阱区包围所述沟槽(即沟槽被第二p-阱区包裹)；

在所述第一p-阱区内形成n+区和p+区；

形成栅介质层覆盖部分n+区上表面、部分第一p-阱区上表面和部分n-外延层上表面；

在所述栅介质层上表面形成栅极；

在所述栅极的侧面和上表面形成隔离介质层；

形成第一金属覆盖p+区上表面和部分所述n+区上表面，以形成第一欧姆接触；

形成第二金属，所述第二金属覆盖所述沟槽表面以形成第二欧姆接触，所述第二金属覆盖所述第一间隔上表面以形成肖特基接触；

形成第三金属以覆盖所述隔离介质层、所述第一金属和所述第二金属。

所述第一金属、所述第二金属和第三电极均作为源电极。

制作沟槽的过程可以包括：在n-外延层上制作第一掩模层(材料可以为sio2)，用相应的光刻刻蚀工艺，在第一掩模层形成第一掩模图形；再通过icp刻蚀等方法，形成沟槽。

形成第一p-阱区和第二p-阱区的过程，可以包括相应的离子注入，离子注入过程可以包括：去除第一掩模层(可以采用清洗方法)，并在重新暴露的n-外延层表面上形成第二掩模层，用光刻刻蚀工艺形成第二掩模图形；再通过al离子注入手段，形成各p-阱区的初步结构，后续进行进入激活，成为第一p-阱区和第二p-阱区。

由上述制作过程可知，第二p-阱区深度大于第一p-阱区，因为，第二p-阱区是形成在沟槽相应位置的，因此，可以直接一步形成深度大于第一p-阱区的第二p-阱区。

可选的，在所述第一p-阱区内形成n+区和p+区的过程可以包括：去除掉上述第二掩模层(可以采用清洗方法)，在n-外延层表面再次形成第三掩模层，用光刻刻蚀等工艺形成第三掩模图形，通过n离子注入手段形成n+区初步结构；去除掉第三掩模层(可以采用清洗方法)，在n-外延层表面重新形成第四掩模层，用光刻刻蚀等工艺形成第四掩模图形，通过al离子注入手段形成p+区初步结构；后续通过激活，最终形成相应的n+区和p+区。

可选的，在相邻两个所述第一p-阱区之间形成两个以上所述第二p-阱区，相邻两个所述第二p-阱区之间具有第二间隔；所述第二金属同时覆盖所述第二间隔上表面以形成肖特基接触。

可选的，上述激活过程可以包括：在所述n-外延层表面形成碳膜保护，通过高温退火对注入的离子进行激活，通过氧化方法去除碳膜。

可选的，栅介质层、栅极和隔离介质层的形成过程可以包括：对n-外延层表面进行牺牲氧化，形成牺牲氧化层，再去除牺牲氧化层，之后，淀积一层介质层(可以为二氧化硅)。采用光刻刻蚀等手段刻蚀此介质层以暴露源区部分(暴露的部分包括n+区上表面、部分第一p-阱区上表面和部分n-外延层上表面等)，在暴露的表面上，采用热氧化方法生长一层二氧化硅，作为栅介质层，并且，热氧化之后，可以再在一氧化氮(no)氛围内退火；之后，可以采用化学气相沉积方法沉积高掺的多晶硅，并通过光刻刻蚀等工艺形成相应的栅极；最后，可以沉积相应的介质层(材料可以为二氧化硅)，成为隔离介质层。

可选的，所述第一欧姆接触的形成过程包括：在氩气氛围下实施快速热退火工艺。具体的，先采用光刻刻蚀等工艺，暴露相应的p+区上表面和部分所述n+区上表面，然后，第一金属，可以同时在外延片(外延片即n+衬底和n-外延层的整体结构)的正面和背面形成相应的金属，外延片背面的金属成为漏电极的一部分。外延片背面的金属与n+衬底背面之间通常同样构成欧姆接触，此欧姆接触的形成过程同样可以包括在氩气氛围下实施快速热退火工艺。此时，快速热退火工艺可以同时对外延片的正面和背面结构进行。

可选的，所述第二欧姆接触和所述肖特基接触的形成过程包括：采用低温快速热退火工艺对所述第二金属进行退火。具体的，在形成所述第二金属之前，可以先对上述外延片背面的金属进行保护，然后去除正面多余的第一金属，并刻蚀形成栅极窗口(用于与栅极相接触)和肖特基接触窗口(用于第二金属与相应的第一间隔上表面，即部分n-外延层上表面相接触)，然后沉积第二金属(第二金属覆盖第一间隔上表面和沟槽表面)，之后再沉积第三金属(厚金属)，通过光刻刻蚀工艺等工艺形成电极图形(并使栅电极和相应的源电极分开)，并通过低温快速热退火工艺在相应的肖特基区域形成肖特基接触。

可选的，在n-外延层上表面上形成相应第三金属(厚金属)后，可以之后继续在外延片背面的金属上继续形成另一层厚电极。

可选的，所述沟槽的宽度小于或等于形成所述p+区时的注入宽度。

本发明中，提供了一种沟槽型结构的碳化硅mosfet器件，在器件中，源电极金属(第一金属和第二金属)整个覆盖源区内相应的栅极，栅极与源极之间被隔离介质层隔离。

本发明的碳化硅mosfet器件，在器件内集成的肖特基二极管结构中，引入沟槽结构，从而在提升器件续流能力的同时，防止肖特基接触面积过大而浪费器件元胞面积，从而同时降低器件制备成本。

本发明技术方案的其中一个方面，通过沟槽结构的导入，使得中间第二p-阱区的深度大于两边第一p-阱区的深度，提升p-阱区的深度可以有效降低肖特基接触区域的表面电场，降低器件漏电流。也就是说，沟槽的引入，能够形成沟槽结势垒的肖特基二极管，相应的结深会增加，而结深增加，可以降低肖特基接触表面的峰值电场。因此，可以有效降低肖特基二极管的阻断泄漏电流，降低mosfet的功耗。

进一步，本发明技术方案的另一个方面，降低肖特基接触表面的峰值电场可以使得肖特基接触位置采用势垒高度相对较低的金属，进一步降低其中的肖特基二极管的导通压降，降低肖特基接触区的面积。进而可以降低整个mosfet器件元胞面积，提升mosfet器件的集成能力。

另外，现有方法中，即便是存在沟槽结构，也是在底部注入孤立的p+区等结构，这些p+区使结深并没有得到有效增加，因此器件的承压时的肖特基接触区域泄漏电流不能得到有效减小。而本申请的碳化硅mosfet器件中，在结构上，是在整个沟槽内部注入p-阱区结构，这样能够有效提升沟槽两侧肖特基区p型结的结深，有效结深的增加，会减低肖特基区表面的电场，进而降低器件承压时的泄漏电流。

附图说明

图1是实施例中碳化硅mosfet器件示意图；

图2至图5是制备图1所示碳化硅mosfet器件各步骤对应结构示意图；

图6为实施例中碳化硅mosfet器件与现有碳化硅mosfet器件的阻断伏安特性曲线仿真结果；

图7是另一实施例中碳化硅mosfet器件示意图；

图8至图11是制备图7所示碳化硅mosfet器件各步骤对应结构示意图；

图12为另一实施例中碳化硅mosfet器件与现有碳化硅mosfet器件的阻断伏安特性曲线仿真结果。

具体实施方式

现有碳化硅mosfet器件，为了提升器件续流能力，致使肖特基接触面积过大，浪费器件元胞面积，导致器件制备成本提高等缺点。

为此，本发明提供一种新的碳化硅mosfet器件及其制备方法，以解决上述存在的不足。为更加清楚的表示，下面结合附图对本发明做详细的说明。

实施例1

本实施例提供一种集成沟槽结势垒肖特基二极管的碳化硅mosfet器件，其结构剖面示意图如图1所示。

所述器件自下而上包括漏电极(漏电极包括图1中所示的金属19)，n+衬底11和n-外延层12。n-外延层12具有第一p-阱区14，第一p-阱区14中具有p+区16和n+区17(第一p-阱区14深度大于n+区17和p+区16深度)。第一p-阱区14的个数为两个以上，并且，通常可以较多。

所述器件还包括：第一金属18，第一金属18与p+区16上表面和部分n+区17上表面形成第一欧姆接触。另外，第一金属18还与部分第一p-阱区14上表面形成相应良好的欧姆接触(但其它实施例中，第一金属未与第一p-阱区上表面形成欧姆接触也不影响)。n+衬底11的背面还具有金属19(如上所述，金属19为漏电极的一部分)；栅介质层20，位于部分n+区17、部分第一p-阱区14和部分n-外延层12上表面；栅极21，位于栅介质层20上；隔离介质层22，覆盖栅极21侧面和栅极21上表面；第二p-阱区15，位于相邻两个第一p-阱区14之间，第二p-阱区15与两侧的第一p-阱区14均具有第一间隔(未标注)，第二p-阱区15包围有沟槽13(在图1中，沟槽13已经被填充，沟槽13可以参考后续方法内容的图2至图5对应的制作方法内容)；第二金属(未标注，后续与两个接触表示后续用两个接触标注表示)，第二金属覆盖沟槽13表面以形成第二欧姆接触23(需要说明的是，欧姆接触是指相应的接触，但为便于显示和说明，本说明书中将标注线标注在相应的金属部分上)，第二金属同时覆盖上述第一间隔上表面以形成肖特基接触24(同样的，肖特基接触是指相应的接触，但为便于显示和说明，本说明书中将标注线标注在相应的金属部分上)；第三金属25，第三金属25覆盖隔离介质层22、第一金属18和所述第二金属(，图1中也也显示了出第三金属25填充了剩余的沟槽13)。

其中，第一金属18、所述第二金属和第三金属25均作为源电极的一部分，或者说源电极包括了第一金属18、所述第二金属和第三金属25。具体的，第一欧姆接触为其中一部分源极欧姆接触，之后通过第三金属25，使第一金属18和所述第二金属连接。第一欧姆接触与第二欧姆接触23和肖特基接触24相连接的，它们形成了相应的mos器件的源电极。

本实施例中，n+衬底11可以是由掺杂浓度为5×10¹⁸cm^-3的碳化硅材料构成，其厚度可以为350μm。

本实施例中，n-外延层12的掺杂浓度可以为6×10¹⁵cm^-3，厚度可以为10μm。

本实施例中，第一p-阱区14和第二p-阱区15的掺杂浓度为5×10¹⁶cm^-3。

本实施例中，n+区17的掺杂浓度为1×10¹⁹cm^-3。

本实施例中，p+区16的掺杂浓度为1×10¹⁹cm^-3。

本实施例中，第一间隔的宽度为2μm。沟槽13宽度为2μm，深度为1μm。

本实施例中，第二p-阱区15跟第一p-阱区14之间具有所述第一间隔，两边的第一间隔大小相等，即第二p-阱区15跟两侧的第一p-阱区14的间距通常是相等的。

本实施例还提供了上述碳化硅mosfet器件的制备方法，请结合参考图2至图5，并且最终形成的结构请返回参考图1。制作方法包括以下步骤：

请参考图2，在n+衬底11上，采用外延生长的方式形成n-外延层12，生长了n-外延层12的n+衬底11和n-外延层12一起，称为外延片。

然后，继续参考图2，在n-外延层12上，沉积形成第一掩模层(未示出)，第一掩模的厚度为2μm。通过光刻刻蚀工艺形成第一掩模图形，再通过icp刻蚀方法，形成沟槽13，沟槽13宽度为2μm，深度为1μm。

请参考图3，对沟槽13的表面和部分n-外延层12表面进行阱注入，注入离子为al离子，形成第一p-阱区14和第二p-阱区15，第二p-阱区15位于相邻两个第一p-阱区14之间，并且第二p-阱区15与第一p-阱区14之间具有第一间隔(未标注)，控制第一间隔的宽度为2μm，第二p-阱区15包围沟槽13。由于沟槽13形成在前，之后又一起形成第一p-阱区14和第二p-阱区15，因此，第二p-阱区15的深度大于第一p-阱区14的深度。

请参考图4，在第一p-阱区14内形成n+区17和p+区16，n+区17中注入的离子为n离子，p+区16注入的离子为al离子。

请参考图5，形成栅介质层20覆盖整个源区(包括部分n+区17上表面、部分第一p-阱区14上表面和部分n-外延层12这些区域)上表面。在栅介质层20上表面形成栅极21。在栅极21的侧面和上表面形成隔离介质层22。

请返回参考图1，形成第一金属18覆盖p+区16上表面、部分n+区17上表面，以形成第一欧姆接触，并且本实施例中，第一金属18和部分第一p-阱区14上表面也形成欧姆接触(如前所述，第一金属和第一p-阱区上表面也可以没有形成欧姆接触)。形成第一金属18之时或者之后，还在n+衬底11的背面形成金属19，作为漏电极的一部分。

请返回参考图1，形成所述第二金属，所述第二金属填充沟槽13并与覆盖沟槽13表面以形成第二欧姆接触23，所述第二金属覆盖与第一间隔上表面以形成肖特基接触24。

请返回参考图1，形成第三金属25以覆盖隔离介质层22、第一金属18和所述第二金属。

本实施例中，在n-外延层12表面形成碳膜(未示出)以进行保护，包括利用碳膜溅射机在n-外延层12表面进行碳膜。然后，通过高温退火对注入的离子(注入各离子)进行激活，退火温度为1650℃，退火时间为45min，之后，通过氧化方法去除碳膜。之后，通过氧化方法去除碳膜。

本实施例中，形成栅介质层20的过程包括在n-外延层12表面进行牺牲氧化，氧化层去除后，淀积一层二氧化硅。然后，采用光刻和刻蚀，刻开介质窗口后，形成源区。再采用热氧化方法，生长一层二氧化硅，作为栅介质层20，并在一氧化氮的氛围内退火，退火温度1200℃，退火时间1h。

本实施例中，形成栅极21的过程包括，采用化学气相沉积方法，沉积高掺多晶硅层，再通过光刻和刻蚀，形成多晶硅的栅极21。

本实施例中，形成隔离介质层22包括，沉积另一层二氧化硅层，通过刻蚀，形成隔离介质层22。

本实施例中，上述形成隔离介质层22的过程还包括，采用光刻和刻蚀，刻出n+区17和p+区16的表面区域，为后续形成第一欧姆接触准备。

本实施例中，沉积第一金属18，并形成第一欧姆接触的过程还包括：在氩气氛围下实施快速热退火工艺，退火温度1000℃，退火时间3min。第一金属18为镍。

本实施例中，第二欧姆接触23和肖特基接触24的形成过程包括：采用低温快速热退火工艺对所述第二金属进行退火，退火温度500℃，退火时间2min。第二金属为钛。

之后，沉积第三金属25，第三金属25为al，并通过光刻和刻蚀工艺刻蚀第三金属25，形成电极图形。

图中未显示，在形成第三金属25之后，还可以对外延片的背面，并且是在金属19上，沉积另一层厚金属，厚金属可以为钛、镍或银等，厚金属作为背电极(背电极作为漏电极的一部分)。

图6为本实施例中，碳化硅mosfet器件与现有碳化硅mosfet器件的阻断伏安特性曲线仿真结果。图6显示了本实施例中，碳化硅mosfet器件的仿真阻断情况(图中的虚线new所示)与现有碳化硅mosfet器件仿真阻断情况(图中的虚线old所示)。对比可知，本实施例中，碳化硅mosfet器件由于具有上述的tjbs结构(tjbs结构即沟槽结势垒肖特基二极管结构)，器件泄漏电流得到了有效降低，从而能够降低了器件功耗。

实施例2

本实施例提供一种集成沟槽结势垒肖特基二极管的碳化硅mosfet器件，其结构剖面示意图如图7所示。

所述器件自下而上包括漏电极(漏电极包括图7中所示的金属39)，n+衬底31和n-外延层32；n-外延层32具有第一p-阱区34，第一p-阱区34中具有p+区36和n+区37(此时第一p-阱区34深度大于n+区37和p+区36深度)。第一p-阱区34的个数在两个以上。

所述器件还包括：第一金属38，第一金属38与p+区36上表面和部分n+区37上表面形成第一欧姆接触(第一金属38同时也覆盖在部分第一p-阱区34上表面，但它们之间的接触可以为欧姆接触，也可以为非欧姆接触)；n+衬底31的背面还具有金属39；栅介质层40，位于部分n+区37、部分第一p-阱区34和部分n-外延层32上表面；栅极41，位于栅介质层40上；隔离介质层42，覆盖栅极41侧面和栅极41上表面；两个第二p-阱区35，位于相邻两个第一p-阱区34之间，左侧第二p-阱区35与左侧的第一p-阱区34具有第一间隔，右侧第二p-阱区35与右侧的第一p-阱区34具有第一间隔，两个第二p-阱区35之间具有第二间隔；第二p-阱区35包围有沟槽33(在图7中，沟槽33已经被填充，可以参考后续方法内容的图8至图11)；第二金属(未标注，后续用两个接触标注表示)，第二金属覆盖沟槽33表面以形成第二欧姆接触43，第二金属同时覆盖第一间隔上表面以形成肖特基接触44；第三金属45，第三金属45覆盖隔离介质层42、第一金属38和所述第二金属。

其中，第一金属38、所述第二金属和第三金属45均作为源电极的一部分，或者说源电极包括了第一金属38、所述第二金属和第三金属45。具体的，第一欧姆接触为其中一部分源极欧姆接触，之后通过第三金属45，使第一金属38和所述第二金属连接。第一欧姆接触与第二欧姆接触43和肖特基接触44相连接的，它们形成了相应的mos器件的源电极。

本实施例中，每个第二p-阱区35的形状呈褶皱的两层形状，通常，在沟槽13的宽度小于形成p+区36时的注入宽度，就能够实现这种形态。

本实施例中，n+衬底31可以是由掺杂浓度为5×10¹⁸cm^-3的碳化硅材料构成，其厚度可以为350μm。

本实施例中，n-外延层32的掺杂浓度可以为6×10¹⁵cm^-3，厚度可以为10μm。

本实施例中，第一p-阱区34和第二p-阱区35的掺杂浓度为3×10¹⁶cm^-3。

本实施例中，n+区37的掺杂浓度为5×10¹⁹cm^-3。

本实施例中，p+区36的掺杂浓度为5×10¹⁹cm^-3。

本实施例中，第一间隔的宽度控制在2.5μm。沟槽33的宽度为1μm，深度为1μm。

本实施例还提供了上述碳化硅mosfet器件的制备方法，请结合参考图8至图11，并且最终形成的结构请返回参考图7。

制作方法包括以下步骤：

请参考图8，在n+衬底31上，采用外延生长的方式形成n-外延层32，生长了n-外延层32的n+衬底31和n-外延层32一起，称为外延片。

然后，继续参考图8，在n-外延层32上，沉积形成第一掩模层(未示出)，第一掩模的厚度为2μm。通过光刻刻蚀工艺形成第一掩模图形，再通过icp刻蚀方法，形成两个沟槽33，沟槽33宽度为1μm，深度为0.8μm。

请参考图9，对沟槽33的表面和部分n-外延层32表面进行阱注入，注入离子为al离子，形成第一p-阱区34和第二p-阱区35，两个第二p-阱区35均位于相邻两个第一p-阱区34之间，并且每个第二p-阱区35与第一p-阱区34之间具有第一间隔(未标注)，两个第二p-阱区35之间具有第二间隔(未标注)，控制第一间隔的宽度为2.5μm，第二p-阱区35包围沟槽33。由于沟槽33形成在前，之后又一起形成第一p-阱区34和第二p-阱区35，因此，第二p-阱区35的深度大于第一p-阱区34的深度。并且，沟槽33的宽度小于形成第二p-阱区35时的注入宽度，使得第二p-阱区35呈两层梯度结构形态。

可知，本实施例在相邻两个第一p-阱区之间形成两个以上第二p-阱区。

请参考图10，在第一p-阱区34内形成n+区37和p+区36，n+区37中注入的离子为n离子，p+区36注入的离子为al离子。

请参考图11，形成栅介质层40覆盖整个源区(包括部分n+区37上表面、部分第一p-阱区34上表面和部分n-外延层32这些区域)上表面。在栅介质层40上表面形成栅极41。在栅极41的侧面和上表面形成隔离介质层42。

请返回参考图7，形成第一金属38覆盖p+区36上表面、部分n+区37上表面，以形成第一欧姆接触，并且本实施例中，第一金属38和部分第一p-阱区34上表面也形成欧姆接触(如前所述，第一金属和第一p-阱区上表面也可以没有形成欧姆接触)。形成第一金属38之时或者之后，还在n+衬底31的背面形成金属39，作为漏电极的一部分。

请返回参考图7，形成所述第二金属，所述第二金属填充沟槽33并与覆盖沟槽33表面以形成第二欧姆接触43，所述第二金属覆盖与第一间隔上表面以形成肖特基接触44，同时第二金属覆盖与第二间隔上表面以形成肖特基接触44。

请返回参考图7，形成第三金属45以覆盖隔离介质层42、第一金属38和所述第二金属。

本实施例中，在n-外延层32表面形成碳膜(未示出)以进行保护，包括利用碳膜溅射机在n-外延层32表面进行碳膜。然后，通过高温退火对注入的离子(注入各离子)进行激活，退火温度为1650℃，退火时间为45min，之后，通过氧化方法去除碳膜。之后，通过氧化方法去除碳膜。

本实施例中，形成栅介质层40的过程包括在n-外延层32表面进行牺牲氧化，氧化层去除后，淀积一层二氧化硅。然后，采用光刻和刻蚀，刻开介质窗口后，形成源区。再采用热氧化方法，生长一层二氧化硅，作为栅介质层40，并在一氧化氮的氛围内退火，退火温度1200℃，退火时间1h。

本实施例中，形成栅极41的过程包括，采用化学气相沉积方法，沉积高掺多晶硅层，再通过光刻和刻蚀，形成多晶硅的栅极41。

本实施例中，形成隔离介质层42包括，沉积另一层二氧化硅层，通过刻蚀，形成隔离介质层42。

本实施例中，上述形成隔离介质层42的过程还包括，采用光刻和刻蚀，刻出n+区37和p+区36的表面区域，为后续形成第一欧姆接触准备。

本实施例中，沉积第一金属38，并形成第一欧姆接触的过程还包括：在氩气氛围下实施快速热退火工艺，退火温度1000℃，退火时间3min。第一金属38为镍。

本实施例中，第二欧姆接触43和肖特基接触44的形成过程包括：采用低温快速热退火工艺对所述第二金属进行退火，退火温度700℃，退火时间1min。第二金属为钛。

之后，沉积第三金属45，第三金属45为al，并通过光刻和刻蚀工艺刻蚀第三金属45，形成电极图形。

图中未显示，在形成第三金属45之后，还可以对外延片的背面，并且是在金属39上，沉积另一层厚金属，厚金属可以为钛、镍或银等，厚金属作为背电极(背电极作为漏电极的一部分)。

图12为本实施例中，碳化硅mosfet器件与现有碳化硅mosfet器件的阻断伏安特性曲线仿真结果。图12显示了本实施例中，碳化硅mosfet器件的仿真阻断情况(图中的虚线new所示)与现有碳化硅mosfet器件仿真阻断情况(图中的虚线old所示)。对比可知，本实施例中，碳化硅mosfet器件由于具有上述的tjbs结构，器件泄漏电流得到了有效降低，从而能够降低了器件功耗。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。