半导体器件的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术：

在现有的半导体制造工艺中，为满足精细尺寸的工艺需求，通常采用干法刻蚀工艺实现。具体地，例如采用等离子体干法刻蚀(plasmadryetch)工艺，将晶圆(wafer)放入腔室(chamber)中，通入刻蚀气体，并控制流量和压强，采用射频产生等离子体(plasma)，并用等离子体对晶圆进行刻蚀工艺。

在具体实施中，需要精确控制是否达到刻蚀截止点(endpoint)，又称为终点，从而在适当的时机停止刻蚀。

在现有技术中，部分工艺如衬底沟槽刻蚀采用固定刻蚀时长进行刻蚀，无法根据具体工艺情况，实时控制刻蚀深度，精确性较低。

技术实现要素：

本发明解决的技术问题是提供一种半导体器件的形成方法，有机会根据具体工艺情况，实时控制刻蚀深度，从而提高对停止刻蚀的时机进行判断的准确性

为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底；形成牺牲层，所述牺牲层堆叠于所述半导体衬底上；所述牺牲层进行图形化，以在所述牺牲层中形成图案沟槽，所述图案沟槽的底部暴露出所述半导体衬底的表面；对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀，直至所述牺牲层被全部移除，以在所述半导体衬底中形成沟槽；其中，所述牺牲层的厚度与所述沟槽的预期厚度相关联。

可选的，所述牺牲层直接堆叠于所述半导体衬底的表面，且所述牺牲层的材料不同于所述半导体衬底顶部的材料。

可选的，所述半导体衬底的表面形成有中间层，所述牺牲层堆叠于所述中间层的表面，且所述牺牲层的材料不同于所述中间层顶部的材料。

可选的，所述中间层选自以下一种或多种：氧化硅，氮化硅，氮氧化硅，无定形碳，无定形硅以及多晶硅。

可选的，对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀，直至所述牺牲层被全部移除包括：在对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀的过程中，通过终点检测技术判断所述牺牲层是否被全部移除。

可选的，在对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀的过程中，通过终点检测技术判断所述牺牲层是否被全部移除包括：确定所述牺牲层的材料；在对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀的过程中，持续采集所述牺牲层的材料的光谱信号强度；当所述牺牲层的材料的光谱信号强度符合以下一项或多项时，判断所述牺牲层是否被全部移除：所述牺牲层的材料的光谱信号强度下降至预设百分比、所述牺牲层的材料的光谱信号强度下降至预设强度阈值以及所述牺牲层的材料的光谱信号强度的曲线出现拐点。

可选的，所述牺牲层的材料选自以下一项或多项：光阻、氧化硅、氮化硅、氮氧化硅、硅、无定形硅、无定形碳以及多晶硅。

可选的，采用下述公式确定所述牺牲层的厚度：d1＝d2×sr；其中，所述d1表示所述牺牲层的厚度，所述d2表示所述沟槽的预期厚度，所述sr表示所述牺牲层与所述半导体衬底的刻蚀选择比。

可选的，所述牺牲层与所述半导体衬底的刻蚀选择比大于等于1。

可选的，所述牺牲层与所述半导体衬底的刻蚀选择比小于1。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例中，提供半导体衬底；形成牺牲层，所述牺牲层堆叠于所述半导体衬底上；所述牺牲层进行图形化，以在所述牺牲层中形成图案沟槽，所述图案沟槽的底部暴露出所述半导体衬底的表面；对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀，直至所述牺牲层被全部移除，以在所述半导体衬底中形成沟槽；其中，所述牺牲层的厚度与所述沟槽的预期厚度相关联。采用上述方案，形成牺牲层，且所述牺牲层的厚度与所述沟槽的预期厚度相关联，从而通过对所述牺牲层和半导体衬底一起进行刻蚀，直至所述牺牲层被全部移除时，形成沟槽，从而可以实时控制刻蚀时长，相比于现有技术中采用固定刻蚀时长进行刻蚀，有机会根据具体工艺情况，实时控制刻蚀深度，从而提高对停止刻蚀的时机进行判断的准确性。

进一步，在本发明实施例中，通过设置牺牲层的材料不同于所述半导体衬底顶部的材料，或者当所述半导体衬底的表面形成有中间层时，通过设置牺牲层的材料不同于所述中间层顶部的材料，可以在通过终点检测技术判断所述牺牲层是否被全部移除，提高判断结果的准确性。

进一步，在本发明实施例中，通过设置牺牲层与半导体衬底的刻蚀选择比大于等于1，从而可以使牺牲层的厚度大于等于半导体衬底的待刻蚀的厚度，也即可以根据更厚的牺牲层控制较小的待刻蚀的厚度，进一步有助于准确确定停止刻蚀的时机。

进一步，在本发明实施例中，通过设置牺牲层与半导体衬底的刻蚀选择比小于1，从而可以使牺牲层的厚度小于半导体衬底的待刻蚀的厚度，也即可以根据更薄的牺牲层控制较大的待刻蚀的厚度，有助于节约成本。

附图说明

图1至图4是现有技术中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；

图5是本发明实施例中一种半导体器件的形成方法的流程图；

图6至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图；

图10是本发明实施例中一种光谱信号强度测量曲线的示意图。

具体实施方式

在现有的半导体制造工艺中，为满足精细尺寸的工艺需求，通常采用干法刻蚀工艺实现，在具体实施中，需要精确控制是否达到刻蚀截止点(endpoint)，从而在适当的时机停止刻蚀。

在现有技术中，部分工艺如衬底沟槽刻蚀采用固定刻蚀时长进行刻蚀。

图1至图4是现有技术中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。

参照图1，提供半导体衬底100，在所述半导体衬底100的表面形成硬掩膜层110。

具体地，所述半导体衬底100可以为硅衬底，所述硬掩膜层(hardmask，hm)110可以为氧化硅、氮化硅，还可以为氧化硅和氮化硅的叠层结构。

所述硬掩膜层110可以用于保护半导体衬底100，以避免在后续工艺中对半导体衬底100形成伤害。

参照图2，在所述硬掩膜层110的表面形成图案化的掩膜层160。

其中，所述图案化的掩膜层160的材料可以为光阻(photoresist，pr)，用于在后续刻蚀工艺中对覆盖的硬掩膜层110和半导体衬底100进行保护。

参照图3，以所述图案化的掩膜层160为掩膜，对所述硬掩膜层110进行刻蚀，以形成图案沟槽121，所述图案沟槽121的底部暴露出所述半导体衬底100的表面。

在具体实施中，所述刻蚀工艺例如可以采用等离子体干法刻蚀工艺，以提高刻蚀精准度。

需要指出的是，由于需要对掩膜层160暴露出的区域的硬掩膜层110的全部厚度进行刻蚀，因此可以在硬掩膜层110被移除，暴露出半导体衬底100的表面时，确定为刻蚀结束，从而精准地实现该刻蚀步骤。

具体而言，可以在控片(monitorwafer)试验或分片试验(splitrun)中通过观察确定硬掩膜层110被移除，还可以在对硬掩膜层110进行刻蚀的过程中，采用常规的终点检测技术确定硬掩膜层110全部被移除，从而确定刻蚀结束。

参照图4，对所述图案沟槽121(参照图3)底部的半导体衬底100进行刻蚀，以在所述半导体衬底100中形成沟槽122。

在具体实施中，所述刻蚀工艺例如可以采用干法刻蚀工艺，刻蚀固定刻蚀时长，以完成刻蚀所述沟槽122。

需要指出的是，由于需要对掩膜层160暴露出的区域的半导体衬底100的厚度的一部分进行刻蚀，也即并不能通过观察或判断该区域的半导体衬底100是否被移除，来确定刻蚀结束。

本发明的发明人经过研究发现，在现有技术中，对于仅刻蚀半导体衬底的厚度的一部分的情况，无法在刻蚀过程中确定是否已经刻蚀到位，也就难以对刻蚀深度进行精准控制，通常采用控片对多个固定刻蚀时长进行分片试验，进而采用切片测量等方式确定合适的固定刻蚀时长，然后长期采用该时长进行量产。然而采用固定刻蚀时长进行刻蚀，无法根据具体工艺情况，实时控制刻蚀深度，精确性较低。

在本发明实施例中，提供半导体衬底；形成牺牲层，所述牺牲层堆叠于所述半导体衬底上；所述牺牲层进行图形化，以在所述牺牲层中形成图案沟槽，所述图案沟槽的底部暴露出所述半导体衬底的表面；对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀，直至所述牺牲层被全部移除，以在所述半导体衬底中形成沟槽；其中，所述牺牲层的厚度与所述沟槽的预期厚度相关联。采用上述方案，形成牺牲层，且所述牺牲层的厚度与所述沟槽的预期厚度相关联，从而通过对所述牺牲层和半导体衬底一起进行刻蚀，直至所述牺牲层被全部移除时，形成沟槽，从而可以实时控制刻蚀时长，相比于现有技术中采用固定刻蚀时长进行刻蚀，有机会根据具体工艺情况，实时控制刻蚀深度，从而提高对停止刻蚀的时机进行判断的准确性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图5，图5是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤s21至步骤s24：

步骤s21：提供半导体衬底；

步骤s22：形成牺牲层，所述牺牲层堆叠于所述半导体衬底上；

步骤s23：对所述牺牲层进行图形化，以在所述牺牲层中形成图案沟槽，所述图案沟槽的底部暴露出所述半导体衬底的表面；

步骤s24：对所述牺牲层和所述图案沟槽底部的半导体衬底进行刻蚀，直至所述牺牲层被全部移除，以在所述半导体衬底中形成沟槽；

下面结合图6至图9对上述各个步骤进行说明。

图6至图9是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。

参照图6，提供半导体衬底200，在所述半导体衬底200的表面形成中间层210，在所述中间层210的表面形成牺牲层230。

其中，所述半导体衬底200可以为硅衬底，或者所述半导体衬底200的材料还可以包括锗、锗化硅、碳化硅、砷化镓或镓化铟，所述半导体衬底200还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底，或者是生长有外延层(epitaxylayer，epilayer)的衬底。优选地，所述半导体衬底100为轻掺杂的半导体衬底，且掺杂类型与后续工艺中在所述半导体衬底100内形成的光电二极管相反。具体地，可以通过向所述半导体衬底100进行离子注入，实现深阱掺杂(deepwellimplant)。

其中，所述中间层210的材料可以为介质材料。

进一步地，所述中间层210可以选自以下一种或多种：氧化硅，氮化硅，氮氧化硅，无定形碳，无定形硅以及多晶硅。其中，所述氧化硅例如可以为sio2，所述氮化硅例如可以为si3n4。

在具体实施中，可以采用氧化硅和氮化硅的叠层结构作为保护层110，例如在sio2的表面形成si3n4，由于氧化硅和氮化硅两种材料的应力相反，可以避免对半导体衬底100形成过高的应力，影响器件性能。

其中，所述牺牲层230的材料可以选自以下一项或多项：光阻、氧化硅、氮化硅、氮氧化硅、硅、无定形硅、无定形碳以及多晶硅。

优选地，所述牺牲层230的材料可以采用氧化硅，例如采用牺牲氧化层(sacrificialoxide，sacox)，一方面可以与半导体衬底200之间具有较好的刻蚀选择比，另一方面，在后续判断所述牺牲层是否被全部移除时，可以通过终点检测技术对o元素进行检测，有助于判断的准确性。

其中，所述牺牲层230的厚度与后续形成的沟槽的预期厚度相关联。

需要指出的是，在本发明实施例的一种具体实施方式中，所述牺牲层230可以直接堆叠于所述半导体衬底200的表面，也即还可以在所述半导体衬底200的表面直接形成牺牲层230，且所述牺牲层230的材料不同于所述半导体衬底200顶部的材料。

优选地，所述牺牲层230的材料元素可以不同于所述半导体衬底200顶部的材料元素。

例如当所述半导体衬底200顶部的材料为硅时，也即材料元素为硅，所述牺牲层230的材料不宜采用同为硅元素的材料，例如无定形硅以及多晶硅，以免在判断所述牺牲层230是否被全部移除时发生误判。

需要指出的是，在本发明实施例的另一种具体实施方式中，所述半导体衬底200的表面可以形成有中间层210，所述牺牲层230堆叠于所述中间层210的表面，且所述牺牲层230的材料不同于所述中间层210顶部的材料。

优选地，所述牺牲层230的材料元素可以不同于所述中间层210顶部的材料元素。

例如当所述中间层210顶部的材料为硅时，也即材料元素为硅，所述牺牲层230的材料不宜采用同为硅元素的材料，例如无定形硅以及多晶硅，以免在判断所述牺牲层230是否被全部移除时发生误判。

在本发明实施例中，通过设置牺牲层230的材料不同于所述半导体衬底200顶部的材料，或者当所述半导体衬底200的表面形成有中间层210时，通过设置牺牲层230的材料不同于所述中间层210顶部的材料，可以在通过终点检测技术判断所述牺牲层230是否被全部移除，提高判断结果的准确性。

参照图7，参照图7，在所述牺牲层230的表面形成图案化的掩膜层260。

其中，所述图案化的掩膜层260的材料可以为pr，用于在后续刻蚀工艺中对覆盖的牺牲层230及其下方材料进行保护。

需要指出的是，所述图案化的掩膜层260的材料还可以为其他适当的材料，以在牺牲层230的材料为pr时，使所述图案化的掩膜层260的材料与所述牺牲层230的材料不同，避免在后续去除所述图案化的掩膜层160时，影响所述牺牲层的厚度。

参照图8，以所述图案化的掩膜层260为掩膜，对所述牺牲层230进行图形化，以在所述牺牲层230中形成图案沟槽221，所述图案沟槽221的底部暴露出所述半导体衬底200的表面，去除所述图案化的掩膜层260。

在本发明实施例的一种具体实施方式中，所述牺牲层230堆叠于所述半导体衬底200上，以所述图案化的掩膜层260为掩膜，仅对所述牺牲层230进行图形化，所述图案沟槽221仅穿通所述牺牲层230。

在本发明实施例的另一种具体实施方式中，所述半导体衬底200的表面形成有中间层210，所述牺牲层230堆叠于所述中间层210的表面，以所述图案化的掩膜层260为掩膜，对所述牺牲层230以及所述中间层210进行图形化，所述图案沟槽221穿通所述牺牲层230以及所述中间层210。

在具体实施中，所述刻蚀工艺例如可以采用等离子体干法刻蚀工艺，以提高刻蚀精准度。

参照图9，对所述牺牲层230(参照图8)和所述图案沟槽221(参照图8)底部的半导体衬底200进行刻蚀，直至所述牺牲层230被全部移除，以在所述半导体衬底200中形成沟槽222。

在本发明实施例中，形成牺牲层230，且所述牺牲层230的厚度与所述沟槽222的预期厚度相关联，从而通过对所述牺牲层230和半导体衬底200一起进行刻蚀，直至所述牺牲层230被全部移除时，形成沟槽222，从而可以实时控制刻蚀时长，相比于现有技术中采用固定刻蚀时长进行刻蚀，有机会根据具体工艺情况，实时控制刻蚀深度，从而提高对停止刻蚀的时机进行判断的准确性。

进一步地，在对所述牺牲层230和所述图案沟槽221底部的半导体衬底200进行刻蚀时，直至所述牺牲层230被全部移除的步骤可以包括：在对所述牺牲层230和所述图案沟槽221底部的半导体衬底200进行刻蚀的过程中，通过终点检测技术判断所述牺牲层230是否被全部移除。

在本发明实施例中，通过采用适当的技术判断所述牺牲层230是否被全部移除，有助于实时控制工艺时间，从而提高对停止刻蚀的时机进行判断的准确性。

更进一步地，在对所述牺牲层230和所述图案沟槽221底部的半导体衬底200进行刻蚀的过程中，通过终点检测技术判断所述牺牲层230是否被全部移除的步骤可以包括：确定所述牺牲层230的材料；在对所述牺牲层230和所述图案沟槽221底部的半导体衬底200进行刻蚀的过程中，持续采集所述牺牲层230的材料的光谱信号强度；当所述牺牲层230的材料的光谱信号强度符合以下一项或多项时，判断所述牺牲层230是否被全部移除：所述牺牲层230的材料的光谱信号强度下降至预设百分比、所述牺牲层230的材料的光谱信号强度下降至预设强度阈值以及所述牺牲层230的材料的光谱信号强度的曲线出现拐点。

在具体实施中，可以采用光谱检测仪采集所述光谱信号强度，还可以选择具有自测量光谱信号强度功能的刻蚀机台，实现在对所述牺牲层230进行刻蚀的过程中，对所述牺牲层230的材料的光谱信号强度进行测量。

参照图10，图10是本发明实施例中一种光谱信号强度测量曲线的示意图。

其中，所述曲线101示出的是所述牺牲层的材料的光谱信号强度曲线，所述曲线102示出的是所述半导体衬底的顶层的材料的光谱信号强度曲线，所述曲线103示出的是所述中间层的顶层的材料的光谱信号强度曲线。

具体地，在刻蚀至终点之前，与所述半导体衬底同时被刻蚀的是牺牲层；在刻蚀至终点之后，同时被刻蚀的是中间层的顶层或者半导体衬底的顶层。由于被刻蚀的材料不同，不同材料对应的光谱信号会发生变化，因此用光学探测仪器对这些光谱信号的强度进行探测和计算，可以获知刻蚀过程是否达到终点。

如图10所示，当所述牺牲层的材料为sio2，所述中间层的材料为si3n4时，在牺牲层被移除前后，o信号(即曲线101)降低，n信号(即曲线103)升高。

在具体实施中，可以采用所述牺牲层的材料的光谱信号强度的曲线出现拐点，判断所述牺牲层是否被全部移除；还可以采用所述牺牲层的材料的光谱信号强度下降至预设百分比，判断所述牺牲层是否被全部移除；还可以采用所述牺牲层的材料的光谱信号强度下降至预设强度阈值，判断所述牺牲层是否被全部移除。

优选地，为了使得所述中间层顶层的牺牲层完全被去除，以避免影响后续工艺，可以采用额外刻蚀一部分中间层的方式，例如额外刻蚀5～8％。其中所述额外刻蚀5～8％的步骤可以采用增加刻蚀时长的方式实现，例如确定在牺牲层的材料的光谱信号强度的曲线出现拐点之前，对牺牲层刻蚀的总时长，然后延长所述总时长的5～8％。

继续参照图9，需要指出的是，由于所述牺牲层230的厚度与所述沟槽222的预期厚度相关联，因此在之前形成所述牺牲层230的步骤中，可以预先采用下述公式确定所述牺牲层230的厚度：

d1＝d2×sr；

其中，所述d1表示所述牺牲层230的厚度，所述d2表示所述沟槽222的预期厚度，所述sr表示所述牺牲层230与所述半导体衬底200的刻蚀选择比。

进一步地，所述牺牲层230与所述半导体衬底200的刻蚀选择比可以大于等于1。

在本发明实施例中，通过设置牺牲层230与半导体衬底200的刻蚀选择比大于等于1，从而可以使牺牲层230的厚度大于等于半导体衬底200的待刻蚀的厚度，也即可以根据更厚的牺牲层230控制较小的待刻蚀的厚度，进一步有助于准确确定停止刻蚀的时机。

进一步地，所述牺牲层230与所述半导体衬底200的刻蚀选择比可以小于1。

在本发明实施例中，通过设置牺牲层230与半导体衬底200的刻蚀选择比小于1，从而可以使牺牲层230的厚度小于半导体衬底200的待刻蚀的厚度，也即可以根据更薄的牺牲层230控制较大的待刻蚀的厚度，有助于节约成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。