半导体结构及晶体管的形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构及晶体管的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。

晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生，使晶体管的沟道漏电流增大。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围栅晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

但是现有技术形成全包围栅极晶体管的工艺难度较大，特别是如何在垂直沟道的全包围栅极晶体管中形成插塞是本领域技术人员亟待解决的技术问题。

技术实现要素：

本发明解决的问题是提供一种半导体结构及晶体管的形成方法，在垂直沟道的全包围栅极晶体管中形成插塞，以减小接触电阻并降低形成工艺难度。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：

提供衬底，所述衬底上具有预制柱，所述预制柱垂直所述衬底表面；在所述预制柱的部分侧壁上形成底部前驱层，所述底部前驱层内具有底部掺杂离子；对所述底部前驱层进行第一退火处理，使所述底部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行底部掺杂；去除经所述第一退火处理的底部前驱层；形成底部插塞，所述底部插塞与经底部掺杂的预制柱侧壁电连接；在所述底部插塞上形成底部隔离层；在所述底部隔离层上形成全包围栅极结构，所述全包围栅极结构包围所述预制柱；在所述全包围栅极结构上形成顶部隔离层；形成所述顶部隔离层之后，在所述预制柱的部分侧壁上形成顶部前驱层，所述顶部前驱层内具有顶部掺杂离子；对所述顶部前驱层进行第二退火处理，使所述顶部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行顶部掺杂；去除经所述第二退火处理的顶部前驱层；在所述顶部隔离层上形成顶部插塞，所述顶部插塞与经顶部掺杂的预制柱侧壁电连接。

相应的，本发明还提供一种半导体结构，包括：

衬底；预制柱，所述预制柱位于所述衬底上，且所述预制柱垂直于所述衬底表面；底部前驱层，所述底部前驱层位于所述预制柱的部分侧壁上，所述底部前驱层内具有底部掺杂离子。

与现有技术相比，本发明的技术方案具有以下优点：

所述第一退火处理能够使所述底部掺杂离子向所述预制柱内扩散以实现底部掺杂；所述第二退火处理能够使所述顶部掺杂离子向所述预制柱内扩散以实现顶部掺杂；所述底部插塞与经底部掺杂的预制柱侧壁电连接；所述顶部插塞与经顶部掺杂的预制柱侧壁电连接；而且所述底部插塞、所述全包围栅极结构以及所述顶部插塞之间分别通过所述底部隔离层和所述顶部隔离层实现电隔离。本发明技术方案中，所述预制柱垂直于所述衬底表面，所述全包围栅极结构包围所述预制柱，所形成晶体管的一个源漏掺杂区、沟道以及另一个源漏掺杂区在所述预制柱内依次堆叠，所述底部插塞、所述全包围栅极结构以及所述顶部插塞依次堆叠于所述衬底上，且包围所述预制柱；因此本发明技术方案能够在垂直沟道的全包围栅极晶体管中形成与所述源漏掺杂区相接触的插塞，以达到降低工艺难度、提高制造良率的目的；而且本发明技术方案通过所述第一退火处理和所述第二退火处理分别实现对所述预制柱部分侧壁的底部掺杂和顶部掺杂，所述底部掺杂和所述顶部掺杂能够有效降低所述底部插塞和所述顶部插塞与所述预制柱侧壁之间的接触电阻，从而降低所述底部插塞和所述顶部插塞与所形成晶体管源漏掺杂区之间的接触电阻，以改善所形成晶体管的电学性能。

本发明可选方案中，所述第一退火侧墙还延伸至所述预制柱的侧壁上，在所述第一退火处理之后，以所述第一退火侧墙为掩膜，去除经所述第一退火处理的底部前驱层；所以所述第一前驱层能够在后续工艺做充当工艺掩膜，以保护所述预制柱，降低所述预制柱受损的几率，降低工艺难度、扩大工艺窗口、提高制造良率。

本发明可选方案中，形成所述全包围栅极结构的过程中，仅仅对所述电极材料层进行回刻；所述栅介质层和所述功函数层还延伸至所述预制柱的顶部；仅对电极材料层进行回刻，能够有效降低所述栅介质层受到刻蚀所述电极材料层工艺的影响，有效减少所述栅介质层受损的可能，而且所述功函数层位于所述栅介质层上，能够对所述栅介质层起到保护作用，从而进一步降低所述栅介质层受损的几率；所述栅介质层质量的提高，有利于改善所形成全包围栅极结构的质量，有利于改善所形成晶体管的质量。

附图说明

图1至图11是本发明晶体管形成方法一实施例各个步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术在垂直沟道的全包围栅极结构中，形成插塞的工艺难度较大。

在垂直沟道的全包围栅极晶体管中，沟道垂直于衬底表面，全包围栅极结构位于衬底上，从四周包围沟道所在的区域；因此沿垂直衬底表面的方向，所述全包围栅极晶体管的两个源漏掺杂区分别位于沟道所在区域的两侧，即沿垂直衬底表面的方向，全包围栅极晶体管的一个源漏掺杂区、全包围栅极晶体管的沟道所在区域以及全包围栅极晶体管的另一个源漏掺杂区依次堆叠于衬底上。因此在全包围栅极晶体管中，实现源漏掺杂区连接的插塞沿平行衬底表面的方向延伸，与源漏掺杂区的侧壁相接触，所以所述插塞的形成工艺难度较大。

特别是，由于插塞和源漏掺杂区的侧壁相接触，因此难以对插塞和源漏掺杂区的接触区域进行离子注入，所以在插塞和源漏掺杂区之间实现重掺杂的工艺难度较大；插塞和源漏掺杂区之间实现重掺杂难度的增大，会使插塞和源漏掺杂区之间接触电阻增大，容易造成所形成晶体管电学性能的退化。

为解决所述技术问题，本发明提供一种晶体管及其形成方法，从而实现在垂直沟道的全包围栅极晶体管中形成与所述源漏掺杂区相接触的插塞，以达到降低工艺难度、提高制造良率的目的；而且通过所述第一退火处理和所述第二退火处理分别实现对所述预制柱部分侧壁的底部掺杂和顶部掺杂，降低所述底部插塞和所述顶部插塞与所形成晶体管源漏掺杂区之间的接触电阻，以实现改善晶体管电学性能的目的。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图1至图11，示出了本发明晶体管形成方法一实施例各个步骤对应的剖面结构示意图。

参考图1和图2，提供衬底110，所述衬底110上具有预制柱111，所述预制柱111垂直所述衬底110表面。其中，图2是图1中沿a1a2的剖面结构示意图。

所述衬底110用于为后续步骤提供工艺操作平台和机械支撑。

本实施例中，所述衬底110包括第一区域101和第二区域102，所述第一区域101和所述第二区域102分别用于形成不同的晶体管。本实施例中，所述第一区域101用于形成nmos晶体管，所述第二区域102用于形成pmos晶体管。

本发明其他实施例中，所述衬底也可以用于形成不同电学性能的同一类型晶体管，即所述衬底均用于形成pmos晶体管或者均用于形成nmos晶体管，但是所述第一区域和所述第二区域所形成的晶体管电学性能并不相同。本发明另一些实施例中，所述衬底也可以仅用于形成同一晶体管，即所述衬底仅具有第一区域或者仅具有第二区域。

此外，本发明另一些实施例中，所述衬底也可以用于形成隧穿场效应晶体管(tunnelingfieldeffecttransistor，tfet)。所述第一区域和所述第二区域用于形成相同或者不同的隧穿场效应晶体管。

本实施例中，所述衬底110的材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅或者非晶硅，或者锗、砷化镓或硅锗化合物等其他半导体材料；此外，所述衬底还可以选自具有外延层或外延层上硅结构。所述衬底能够选取适于工艺需求或易于集成的衬底。

所述预制柱111用于为所形成晶体管的源漏掺杂区和沟道提供基础，也就是说，所形成晶体管的源漏掺杂区和沟道位于所述预制柱111内。

所述预制柱111垂直于所述衬底110的表面，后续所形成晶体管的一个源漏掺杂区、沟道以及另一个源漏掺杂区在所述预制柱内依次堆叠，因此所形成晶体管的沟道垂直设置。

本实施例中，所述衬底110包括所述第一区域101和所述第二区域102，所述第一区域101和所述第二区域102分别用于形成nmos晶体管和pmos晶体管；所述衬底110上具有多个预制柱111，所述多个预制柱111分布于所述第一区域101和所述第二区域102上。

如图1所示，平行所述衬底110表面的平面内，所述预制柱111的形状为圆形，因此所述预制柱111为圆柱形。使所述预制柱111设置为垂直于所述衬底110表面的圆柱形，能够减少所形成晶体管中的尖角结构，从而达到降低尖端放电现象出现几率的目的。但是本发明对所述预制柱111的现在不做限定。

本实施例中，所述预制柱111的材料与所述衬底110的材料相同，同为单晶硅。所述预制柱111的材料还可以为多晶硅或者非晶硅，或者锗、砷化镓或硅锗化合物等其他半导体材料。所述预制柱的材料能够选取适于形成沟道和源漏掺杂区的材料。

本实施例中，所述衬底110和所述预制柱111能够同时形成。具体的，形成所述衬底110和所述预制柱111的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的柱掩膜(图中未标示)；以所述图形化的柱掩膜为掩膜，刻蚀所述初始衬底，形成所述衬底110和凸起于所述衬底110的所述预制柱111。

所述柱掩膜用于定义所述预制柱111的尺寸和位置。本实施例中，所述柱掩膜的材料为氮化硅；本发明其他实施例中，所述柱掩膜也可以为其他适宜于做刻蚀掩膜的其他材料。

形成所述图形化的柱掩膜的步骤包括：在所述初始衬底上形成柱掩膜材料层；在所述柱掩膜材料层上形成预制图形层；以所述预制图形层为掩膜刻蚀所述柱掩膜材料层至露出所述初始衬底，形成所述图形化的柱掩膜。其中，所述预制图形层可以为图形化的光刻胶层，采用涂布和曝光显影的工艺形成；所述预制图形层也可以采用多重图形化掩膜的工艺形成。

需要说明的是，本实施例中，通过刻蚀的方式形成所述衬底110和所述预制柱110。但是这种做法仅为一实例。本发明其他实施例中，也可以通过生长的方式在所述衬底上形成所述预制柱。具体的，可以在所述衬底上生长垂直于所述衬底表面的纳米线或者纳米柱，以所述纳米柱或者纳米线作为所述预制柱。

还需要说明的是，本实施例中，形成所述衬底110和所述预制柱111之后，保留所述柱掩膜。所述柱掩膜还能够在后续工艺中保护所述预制柱111，从而降低所述预制柱111受损的可能，提高所形成晶体管源漏掺杂区和沟道的质量，改善所形成晶体管的性能。

继续参考图2，在所述预制柱111的部分侧壁上形成底部前驱层，所述底部前驱层内具有底部掺杂离子。

所述底部前驱层用于对所述预制柱111的部分侧壁进行掺杂，以减小后续所形成底部插塞与所述预制柱111侧壁之间的接触电阻。

所述底部前驱层内具有底部掺杂离子，后续通过退火驱使所述底部掺杂离子扩散以实现对所述预制柱111侧壁的掺杂，因此能够有效降低后续形成底部插塞的工艺难度，并且减小所形成底部插塞与所述预制柱111之间的接触电阻，有利于制造良率的提高和器件性能的改善。

本实施例中，所述底部前驱层的材料为掺硼的硅酸盐玻璃或掺磷的硅酸盐玻璃，所述底部前驱层的底部掺杂离子为硼离子或磷离子。通过驱使所述硼离子或者所述磷离子的扩散，能够实现对所述预制柱111侧壁的p型掺杂或者n型掺杂。

需要说明的是，所述底部前驱层的厚度在5nm到30nm范围内。所述底部前驱层的厚度不宜太大也不宜太小。由于所述底部前驱层用于减小后续所形成底部插塞与所述预制柱111侧壁之间的接触电阻，所述底部插塞用于实现所形成晶体管的源漏掺杂区与外部电路的电连接，所述底部前驱层所覆盖的部分所述预制柱111用于形成所形成晶体管的源漏掺杂区，因此所述底部前驱层所覆盖的侧壁面积与所形成晶体管源漏掺杂区的大小相关，所以所述底部前驱层的厚度如果太大和太小，都会使所形成晶体管的源漏掺杂区过大或者过小，从而会影响所形成晶体管的性能。

具体的，形成所述底部前驱层的步骤包括：在所述衬底110上形成底部前驱材料层；对所述底部前驱材料层进行回刻，以形成所述底部前驱层。

本实施例中，所述衬底110包括所述第一区域101和所述第二区域102，所述第一区域101和所述第二区域102分别用于形成nmos晶体管和pmos晶体管；因此后续在所述第一区域101上预制柱111内所形成的源漏掺杂区与后续在所述第二区域102上预制柱111内所形成的源漏掺杂区为不同类型的源漏掺杂区，即后续在所述第一区域101上预制柱111内所形成源漏掺杂区内的掺杂离子与后续在所述第二区域102上预制柱111内所形成源漏掺杂区内的掺杂离子类型不同。

所以形成所述底部前驱材料层的步骤包括：在所述第一区域101和所述第二区域101上形成第一底部前驱材料层(图中未标示)，所述第一底部前驱材料层内具有第一底部掺杂离子；形成第一图形层(图中未示出)，所述第一图形层露出第二区域102上的第一底部前驱材料层；去除所述第二区域102上的第一底部前驱材料层；在所述第二区域102上形成第二底部前驱材料层(图中未标示)，所述第二底部前驱材料层内具有第二底部掺杂离子，所述第二底部掺杂离子与所述第一底部掺杂离子不相同；对所述第一底部前驱材料层和所述第二底部前驱材料层进行回刻，形成位于所述第一区域101上的第一底部前驱层120n和位于所述第二区域102上的第二底部前驱层120p。

所述第一底部前驱材料层用于形成所述第一底部前驱层。本实施例中，所述第一区域101用于形成nmos晶体管，因此所述第一区域101上预制柱111内所形成源漏掺杂区为n型源漏掺杂区，所以所述第一底部前驱层120n的材料为n型掺杂的材料；具体的，所述第一底部前驱层120n的材料为掺磷的硅酸盐玻璃，即所述第一底部前驱材料层的材料为掺磷的硅酸盐玻璃。

形成所述第一底部前驱材料层的步骤包括：通过化学气相沉积、物理气相沉积以及原子层沉积等膜层沉积方式形成所述第一底部前驱材料层。

需要说明的是，本实施例中，所形成的所述第一底部前驱材料层顶部高于所述预制柱111顶部的柱掩膜，所以形成所述第一底部前驱材料层之后，以所述柱掩膜为停止层，通过化学机械研磨的方式对所述第一底部前驱材料层进行平坦化，从而使所形成第一底部前驱材料层顶部与所述柱掩膜顶部齐平。

所述第一图形层用于定义所述第一区域和所述第二区域的位置和尺寸。

本实施例中，所述第一图形层为光刻胶层，可以通过涂布和曝光显影的工艺形成。本发明其他实施例中，所述第一图形层的材料还可以为氮化硅等其他适宜于充当刻蚀掩膜的材料，所述第一图形层也可以采用多重图形化掩膜的工艺形成。

所述第一图形层露出第二区域102上的第一底部前驱材料层；所以形成所述第一图形层之后，以所述第一图形层为掩膜，刻蚀去除所述第二区域102上的第一底部前驱材料层，露出所述第二区域102上的衬底110以及所述预制柱111的侧壁，从而为后续工艺提供工艺基础。

所述第二前驱材料层用于形成所述第二底部前驱层。本实施例中，所述第二区域102用于形成pmos晶体管，因此所述第二区域102上预制柱111内所形成源漏掺杂区为p型源漏掺杂区，所以所述第二底部前驱层120p的材料为p型掺杂的材料；具体的，所述第二底部前驱层120p的材料为掺硼的硅酸盐玻璃，即所述第二底部前驱材料层的材料为掺硼的硅酸盐玻璃。

形成所述第二底部前驱材料层的步骤包括：通过化学气相沉积、物理气相沉积以及原子层沉积等膜层沉积方式形成所述第二底部前驱材料层。

形成所述第二底部前驱层之后，通过回刻的方式去除所述第二底部前驱材料层和所述第一底部前驱材料层的部分厚度以及所述第一图形层，形成厚度满足技术要求的所述第一底部前驱层120n和所述第二底部前驱层120p。

参考图3，对所述底部前驱层进行第一退火处理，使所述底部掺杂离子向所述预制柱111内扩散，对所述预制柱111的部分侧壁进行底部掺杂。

所述第一退火处理用于驱使所述底部前驱层内的底部掺杂离子向所述预制柱111内扩散，从而实现对所述预制柱111部分侧壁的底部掺杂；所述底部掺杂在与所述底部前驱层相接触的部分预制柱111侧壁内形成掺杂区。

所述底部掺杂离子的扩散、所述预制柱111侧壁内掺杂区的形成，能够有效减小后续所形成底部插塞与所述预制柱111侧壁之间的接触电阻，有利于减小所形成底部插塞和所形成晶体管源漏掺杂区之间的接触电阻，有利于改善所形成晶体管的性能。

本实施例中，对所述第一底部前驱层120n和所述第二底部前驱层120p进行所述第一退火处理，从而使所述第一底部掺杂离子和所述第二底部掺杂离子分别向所述第一区域101上和第二区域102上的预制柱111内扩散，实现对所述第一区域101上预制柱111部分侧壁的第一底部掺杂和对所述第二区域102上预制柱111部分侧壁的第二底部掺杂。

具体的，所述第一区域101用于形成nmos晶体管，所述第二区域102用于形成pmos晶体管，所以所述第一底部掺杂在所述第一区域101上预制柱111侧壁内形成n型掺杂区(图中未标示)，所述第二底部掺杂在所述第二区域102上预制柱111侧壁内形成p型掺杂区(图中未标示)。

所述第一退火处理的退火温度在850℃到1100℃范围内，退火时间在10μs到10s范围内。所述第一退火处理的退火温度不宜太高也不宜太大，所述第一退火处理的退火时间不宜太长也不宜太小。所述第一退火处理的退火温度如果太低，退火时间如果太短，则难以有效驱使所述底部掺杂离子扩散，或者所述底部掺杂离子的扩散不充分，可能会影响所述底部掺杂的掺杂深度和掺杂浓度，从而不利于所形成底部插塞与所述预制柱111侧壁之间接触电阻的降低，不利于所形成晶体管性能的改善；所述第一退火处理的退火温度如果太高，退火时间如果太长，则可能会引起不必要的工艺风险，会影响所形成晶体管的制造良率和器件性能。

需要说明的是，由于掺杂离子的扩散是各向同性的，所以对所述底部前驱层进行第一退火处理的步骤包括：形成覆盖所述底部前驱层的第一退火侧墙130；对覆盖有所述第一退火侧墙130的底部前驱层进行所述第一退火处理。

所述第一退火侧墙130的致密度较高，能够有效防止所述底部掺杂离子散逸至工艺腔内，从而能够有效提高所述底部掺杂离子的方向性，改善所述底部掺杂的掺杂效果。

本实施例中，所述第一退火侧墙130的材料为氮化硅。本发明其他实施例中，所第一退火侧墙130的材料也可以为其他致密度较高，适宜于防止掺杂离子扩散的材料。

本实施例中，形成所述第一退火侧墙130的步骤包括：通过原子层沉积的方式形成所述第一退火侧墙130，以改善所形成第一退火侧墙130的阶梯覆盖性，提高所形成第一退火侧墙130的致密度。本发明其他实施例中，也可以通过化学气相沉积、物理气相沉积等其他方式形成所述第一退火侧墙130。

需要说明的是，本实施例中，所述第一退火侧墙130还延伸至所述预制柱111的侧壁上。由于所述第一退火侧墙130延伸至所述预制柱111的侧壁，因此所述第一退火侧墙130能够在后续工艺中起到自对准掩膜的作用，实现保护所述预制柱111侧壁、降低所述预制柱111侧壁受损几率的功能，保证所形成晶体管的沟道质量，有利于形成高质量的晶体管。

此外，由于掺杂离子的扩散是各向同性的，所述第一退火侧墙130仅覆盖所述底部前驱层的顶部，所以所述底部掺杂离子不仅向所述预制柱111内扩散，所述底部掺杂离子还会向所述衬底110内扩散，在所述衬底110的顶部内形成掺杂区。

参考图4，去除经所述第一退火处理(如图3所示)的底部前驱层。

所述第一退火处理之后，去除所述底部前驱层，露出经底部掺杂的预制柱111侧壁，从而为后续形成底部插塞提供工艺基础。

所述底部前驱层位于所述预制柱111的部分侧壁上，因此去除所述底部前驱层之后，露出经所述底部掺杂的预制柱111的侧壁表面；此外，本实施例中，与所述底部前驱层相接触的衬底110顶部也受到底部掺杂处理，因此去除所述底部前驱层之后，还露出了受到底部掺杂处理的所述衬底110顶部。

具体的，所述衬底110包括所述第一区域101和所述第二区域102，所述底部前驱层包括第一底部前驱层120n和第二底部前驱层120p，所述第一退火处理对所述第一底部前驱层120n和所述第二底部前驱层120p进行，所以去除经所述第一退火处理的底部前驱层的步骤包括：去除经所述第一退火处理的第一底部前驱层120n和第二底部前驱层120p，露出受到底部掺杂的所述第一区域101和所述第二区域102上预制柱111的侧壁以及所述第一区域101和所述第二区域102的衬底110顶部。

此外，如图3所示，所述底部前驱层上还覆盖有所述第一退火侧墙130，即所述第一底部前驱层120n和所述第二底部前驱层120p上还覆盖有所述第一退火侧墙130，所以去除所述底部前驱层的步骤包括：去除覆盖所述底部前驱层的所述第一退火侧墙130，露出所述底部前驱层；去除所述底部前驱层。.

本实施例中，通过干法刻蚀的方式去除所述底部前驱层上的第一退火侧墙130；之后，通过湿法刻蚀的方式去除所露出的底部前驱层。

具体的，通过各向异性干法刻蚀的方式去除所述第一底部前驱层120n和所述第二底部前驱层120p上的第一退火侧墙130，露出所述第一底部前驱层120n和所述第二底部前驱层120p；接着，通过湿法刻蚀的方式去除所露出的所述第一底部前驱层120n和所述第二底部前驱层120p，露出受到底部掺杂的所述预制柱111侧壁以及所述衬底110顶部。

本实施例中，所述底部前驱层的材料为掺硼的硅酸盐玻璃或掺磷的硅酸盐玻璃，因此受第一退火处理之后，所述底部前驱层中的底部掺杂离子大量扩散，剩余的所述底部前驱层主要材料为氧化硅，所以可以通过湿法刻蚀中所采用刻蚀溶液的选择，减小去除所述底部前驱层工艺对所述预制柱111和所述衬底110的影响，降低所述预制柱111和所述衬底110受损的可能，以保证所形成晶体管的性能。

参考图5，形成底部插塞141，所述底部插塞141与经底部掺杂的预制柱111侧壁电连接。

所述底部插塞141与所述预制柱111的侧壁实现电连接，从而实现后续在所述预制柱111内对应位置处所形成源漏掺杂区与外部电路的电连接。

本实施例中，所述底部插塞141的材料为钨。本发明其他实施例中，所述底部插塞的材料还可以为铝、铜、银等适宜于制作插塞的导电材料。本实施例中，所述底部插塞141在平行所述衬底110表面的平面内延伸，与所述预制柱111的部分侧壁接触相连。

具体的，形成所述底部插塞141的步骤包括：去除经所述第一退火处理的底部前驱层之后，在所述第一区域101和所述第二区域102上沉积导电材料，所述导电材料的顶部高于所述预制柱111的顶部；去除所述导电材料的部分厚度，形成厚度符合要求的所述底部插塞141。

本实施例中，可以通过化学气相沉积、物理气相沉积或者原子层沉积等材料沉积方法在所露出的衬底110上沉积导电材料；去除所述导电材料部分厚度的过程中，可以所述第一退火侧墙130为掩膜，采用自对准的方式降低所述导电材料的厚度，从而获得厚度符合要求的所述底部插塞141。

需要说明的是，为了提高所形成底部插塞141的质量，改善所形成晶体管的稳定性和电学性能，本实施例中，在去除经所述第一退火处理的底部前驱层之后，在形成所述底部插塞141之前，所述形成方法还包括：在所露出的预制柱111侧壁上形成底部功能叠层(图中未标示)。

所述底部功能叠层包括：位于所述预制柱111侧壁上的底部前驱金属层和位于所述底部前驱金属层上的底部阻挡层。

所述底部前驱金属层用于与所露出的预制柱111侧壁上部分厚度的材料反应，形成金属硅化物层，以降低所述底部插塞141与所述预制柱111之间的接触电阻。本实施例中，所述前驱金属层的材料为镍，可以通过原子层沉积的方式形成。本发明其他实施例中，所述前驱金属层的材料还可以为钴等其他适宜于与所述预制柱111材料反应形成金属硅化物的材料。

所述底部阻挡层用于实现所述底部插塞141与所述预制柱111之间的隔离，防止所述底部插塞141材料的原子扩散，特别是防止所述底部插塞141向所述预制柱111内的扩散。本实施例中，所述底部阻挡层的材料为氮化钛，可以通过原子层沉积的方式形成。本发明其他实施例中，所述底部阻挡层还可以为其他致密度较高具有导电性且能够起到阻挡作用的材料。

此外，去除经所述第一退火处理的底部前驱层之后，所述衬底110的顶部也露出了，所以所述底部功能叠层还延伸至所述衬底110的顶部，因此所述底部阻挡层还可以防止所述底部插塞141材料的原子向所述衬底110内扩散，从而有效提高所形成晶体管的稳定性。

参考图6，在所述底部插塞141上形成底部隔离层151。

所述底部隔离层151用于实现所述底部插塞141与后续所形成膜层之间的电隔离，从而防止相邻导电膜层之间出现影响。

由于所述底部插塞141所接触的部分预制柱111用于形成晶体管的源漏掺杂区，所述底部隔离层151位于所述底部插塞141上，而且所形成晶体管的沟道位于所述预制柱111的侧壁内，垂直所述衬底110表面，所以所述底部隔离层151的顶部低于所述预制柱111的顶部，所述底部隔离层151仅覆盖所述底部插塞141上方所露出预制柱111的部分侧壁表面。

本实施例中，所述底部隔离层151的材料为氧化硅。本发明其他实施例中，所述底部隔离层151的材料还可以为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电常数大于或等于2.5、小于3.9)或超低k介质材料(介电常数小于2.5)中的一种或多种组合。

需要说明的是，本实施例中，所述底部隔离层151的厚度在5nm到15nm范围内。所述底部隔离层151的厚度不宜太小也不宜太大。所述底部隔离层151的厚度如果太小，则所述底部插塞141和后续膜层之间距离过小，可能会影响所述底部插塞141和后续膜层之间的电隔离性能，特别是所述底部插塞141与后续所形成全包围栅极结构之间距离过小，可能会对所述底部插塞141和后续所形成全包围栅极结构的性能造成不良影响，会造成所形成晶体管性能的退化；所述底部隔离层151的厚度如果太大，则可能会引起材料浪费、增大工艺难度的问题，还可能会影响后续所形成晶体管中源漏掺杂区和沟道之间的距离，不利于高性能晶体管的获得。

具体的，形成所述底部隔离层151的步骤包括：在所述第一区域101和所述第二区域102上沉积介质材料，所述介质材料的顶部高于所述预制柱111的顶部；去除高于所述预制柱111顶部的介质材料，并对剩余的所述介质材料进行回刻，从而形成厚度适宜的所述底部隔离层151。

参考图7，在所述底部隔离层151上形成全包围栅极结构160，所述全包围栅极结构160包围所述预制柱111。

所述全包围栅极结构160用于控制所形成晶体管沟道的导通和截断。本实施例中，所形成晶体管的沟道位于所述预制柱111内，所述全包围栅极结构160从四周包围所述预制柱111内，从而能够在所述预制柱111的侧壁内形成垂直所述衬底110表面的沟道。

本实施例中，所述全包围栅极结构160为金属栅极结构，包括位于所述预制柱111侧壁上的栅介质层、位于所述栅介质层上的功函数层以及位于所述功函数层上的栅电极层。

具体的，形成所述全包围栅极结构160的步骤包括：在所述预制柱111的部分侧壁上形成栅介质层(图中未标示)，所述栅介质层包围所述预制柱111；在所述栅介质层上形成功函数层(图中未标示)；在所述功函数层上形成电极材料层(图中未标示)；对所述电极材料层进行回刻，形成位于所述预制柱111部分侧壁上的栅电极层。

所述栅介质层用于实现与沟道之间的电隔离。

本实施例中，所形成晶体管的沟道位于所述预制柱111的侧壁内，因此，所述栅介质层环绕所述预制柱111，并覆盖所述预制柱111的侧壁表面。所述栅介质层包括栅氧层和位于所述栅氧层上的高k介质层。其中，栅氧层的蔡伦路为氧化硅，高k介质层的材料为高k介质材料。

高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k介质层的材料为hfo2。本发明其他实施例中，所述高k介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro、或al2o3等。

所述栅介质层可以通过原子层沉积的方式形成。本发明其他实施例中，所述栅介质层还可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。

所述功函数层用于调节所形成全包围栅极结构的有效功函数，从而达到调节所形成晶体管阈值电压的目的。

本实施例中，所述第一区域101用于形成nmos晶体管，所述第二区域102用于形成pmos晶体管。所以形成所述功函数层的步骤包括：形成第一功函数层，所述第一功函数层覆盖所述第一区域101上的底部隔离层151；形成第二功函数层，所述第二功函数层覆盖所述第二区域102上的底部隔离层151。

所述第一功函数层为n型功函数层，即所述第一功函数层的材料为n型功函数材料，功函数值在3.9ev到4.5ev范围内，例如tial、tialc、taaln、tialn、tacn和aln中的一种或多种；所述第二功函数层为p型功函数层，即所述第二功函数层的材料为p型功函数材料，功函数值在5.1ev到5.5ev范围内，例如tin、tan、tasin和tisin中的一种或几种。

所述栅电极层用作为电极，实现与外部电路的电连接。

本实施例中，所述栅电极层的材料为w。本发明其他实施例中，所述栅电极层的材料还可以为al、cu、ag、au、pt、ni或ti等。

需要说明的是，所述栅介质层和所述功函数层还延伸至所述预制柱的顶部。所以所以形成所述电极材料层之后，仅仅对所述电极材料层进行回刻，能够有效降低所述栅介质层受到的影响，有效减少所述栅介质层受损的可能，而且所述功函数层位于所述栅介质层上，能够对所述栅介质层起到保护作用，从而进一步降低所述栅介质层受损的几率；所述栅介质层质量的提高，有利于改善所形成全包围栅极结构的质量，有利于改善所形成晶体管的质量。

继续参考图7，结合参考图8，在所述全包围栅极结构160上形成顶部隔离层152。

所述顶部隔离层152用于实现所述全包围栅极结构160与后续膜层之间的电隔离，从而防止相邻导电膜层之间出现影响。

与前述底部隔离层151类似，所述顶部隔离层151的顶部低于所述预制柱111的顶部，所述顶部隔离层152也仅覆盖所述全包围栅极结构160上方所露出预制柱111的部分侧壁表面。

具体的，所述顶部隔离层152的具体技术方案，参考前述底部隔离层151的具体技术方案，本发明再次不再赘述。

需要说明的是，本实施例中，所述顶部隔离层152的厚度在5nm到25nm范围内。所述顶部隔离层152的厚度不宜太小也不宜太大。所述底部隔离层151的厚度如果太小，则所述底部插塞141和后续膜层之间距离过小，可能会影响所述底部插塞141和后续膜层之间的电隔离性能，特别是所述底部插塞141与后续所形成全包围栅极结构之间距离过小，可能会对所述底部插塞141和后续所形成全包围栅极结构的性能造成不良影响，会造成所形成晶体管性能的退化；所述顶部隔离层152的厚度如果太大，则可能会引起材料浪费、增大工艺难度的问题，还可能会影响后续所形成晶体管中源漏掺杂区和沟道之间的距离，不利于高性能晶体管的获得。

此外，由于离子扩散各向同性的性质，后续顶部掺杂离子也会想所述顶部隔离层152内扩散，为了在后续形成顶部插塞之后，剩余顶部隔离层152的厚度足以实现其电隔离的性能，所述顶部隔离层152的厚度大于所述底部隔离层151的厚度。

需要说明的是，本实施例中，所述栅介质层和所述功函数层还延伸至所述预制柱的顶部，所以形成顶部隔离层152的步骤包括：在所述栅电极层上形成顶部介质层149；对所述顶部介质层149以及所述功函数层和所述栅介质层进行回刻，以形成所述顶部隔离层152。

参考图9，形成所述顶部隔离层152之后，在所述预制柱111的部分侧壁上形成顶部前驱层，所述顶部前驱层内具有顶部掺杂离子。

所述顶部前驱层用于对所述预制柱111的部分侧壁进行掺杂，以减小后续所形成顶部插塞与所述预制柱111侧壁之间的接触电阻。

所述顶部前驱层内具有顶部掺杂离子，后续通过退火驱使所述顶部掺杂离子扩散以实现对所述预制柱111侧壁的掺杂，因此能够有效降低后续形成顶部插塞的工艺难度，并且减小所形成顶部插塞与所述预制柱111之间的接触电阻，有利于制造良率的提高和器件性能的改善。

与前述底部前驱层类似，本实施例中，所述顶部前驱层的材料为掺硼的硅酸盐玻璃或掺磷的硅酸盐玻璃，所述顶部前驱层的顶部掺杂离子为硼离子或磷离子，以实现对所述预制柱111侧壁的p型掺杂或者n型掺杂。

需要说明的是，所述顶部前驱层的厚度不宜太大也不宜太小。由于所述顶部前驱层用于减小后续所形成顶部插塞与所述预制柱111侧壁之间的接触电阻，所述顶部插塞用于实现所形成晶体管的源漏掺杂区与外部电路的电连接，所述顶部前驱层所覆盖的部分所述预制柱111用于形成所形成晶体管的源漏掺杂区，因此所述顶部前驱层所覆盖的侧壁面积与所形成晶体管源漏掺杂区的大小相关，所以所述顶部前驱层的厚度如果太大和太小，都会使所形成晶体管的源漏掺杂区过大或者过小，从而会影响所形成晶体管的性能。

具体的，形成所述顶部前驱层的步骤包括：在所述顶部隔离层上形成顶部前驱材料层；对所述顶部前驱材料层进行回刻，以形成所述顶部隔离层。

本实施例中，所述衬底110包括所述第一区域101和所述第二区域102，后续在所述第一区域101上预制柱111内所形成的源漏掺杂区与后续在所述第二区域102上预制柱111内所形成的源漏掺杂区分别为n型源漏掺杂区和p型源漏掺杂区。

所以，形成所述顶部前驱材料层的步骤包括：在所述第一区域101和所述第二区域102上形成第一顶部前驱材料层，所述第一顶部前驱材料层内具有第一顶部掺杂离子；形成第二图形层(图中未示出)，所述第二图形层露出第二区域102上的第一顶部前驱材料层；去除所述第二区域102上的第一顶部前驱材料层；在所述第二区域102上形成第二顶部前驱材料层，所述第二顶部前驱材料层内具有第二顶部掺杂离子，所述第二顶部掺杂离子与所述第一顶部掺杂离子不相同；对所述第一顶部前驱材料层和所述第二顶部前驱材料层进行回刻，形成位于所述第一区域101上的第一顶部前驱层170n和位于所述第二区域102上的第二顶部前驱层170p。

与前述底部前驱材料层类似，本实施例中，所述第一顶部前驱层170n的材料为掺磷的硅酸盐玻璃，即所述第一顶部前驱材料层的材料为掺磷的硅酸盐玻璃；所述第二顶部前驱层170p的材料为掺硼的硅酸盐玻璃，即所述第二顶部前驱材料层的材料为掺硼的硅酸盐玻璃。

具体的，所述第一顶部前驱材料层和所述第二顶部前驱材料层均可以通过化学气相沉积、物理气相沉积以及原子层沉积等膜层沉积方式形成。

所述第二图形层用于定义所述第一区域和所述第二区域的位置和尺寸。

与所述第一图形层类似，所述第二图形层也可以为光刻胶层或氮化硅等材料形成，也可以可以通过涂布和曝光显影的工艺或者多重图形化掩膜的工艺形成。具体的，所述第二图形层的具体技术方案，参考前述第一图形层的技术方案，本发明在此不再赘述。

参考图10，对所述顶部前驱层进行第二退火处理，使所述顶部掺杂离子向所述预制柱内扩散，对所述预制柱的部分侧壁进行顶部掺杂。

所述第二退火处理用于驱使所述顶部前驱层内的顶部掺杂离子向所述预制柱111内扩散，从而实现对所述预制柱111部分侧壁的顶部掺杂；所述顶部掺杂在与所述顶部前驱层相接触的部分预制柱111侧壁内形成掺杂区。

所述顶部掺杂离子的扩散、所述预制柱111侧壁内掺杂区的形成，能够有效减小后续所形成顶部插塞与所述预制柱111侧壁之间的接触电阻，有利于减小所形成顶部插塞和所形成晶体管源漏掺杂区之间的接触电阻，有利于改善所形成晶体管的性能。

本实施例中，对所述第一顶部前驱层170n和所述第二顶部前驱层170p进行所述第二退火处理，从而使所述第一顶部掺杂离子和所述第二顶部掺杂离子分别向所述第一区域101上和第二区域102上的预制柱111内扩散，实现对所述第一区域101上预制柱111部分侧壁的第一顶部掺杂和对所述第二区域102上预制柱111部分侧壁的第二顶部掺杂。

具体的，所述第一区域101用于形成nmos晶体管，所述第二区域102用于形成pmos晶体管，所以所述第一顶部掺杂在所述第一区域101上预制柱111侧壁内形成n型掺杂区(图中未标示)，所述第二顶部掺杂在所述第二区域102上预制柱111侧壁内形成p型掺杂区(图中未标示)。

需要说明的是，本实施例中，所述第二退火处理具体技术方案参考前述第一退火处理的具体技术方案，本发明在此不再赘述。具体的，所述第二退火处理的退火温度在850℃到1100℃范围内，退火时间在10μs到10s范围内。

类似的，由于掺杂离子的扩散是各向同性的，所以对所述顶部前驱层进行第二退火处理的步骤包括：形成覆盖所述顶部前驱层的第二退火侧墙(图中未示出)；对覆盖有所述第二退火侧墙的顶部前驱层进行所述第二退火处理。

具体的，所述第二退火侧墙的具体技术方案，参考前述第一退火侧墙130的具体技术方案，本发明在此不再赘述。类似的，由于掺杂离子的扩散是各向同性的，所述第二退火侧墙仅覆盖所述顶部前驱层的顶部，所以所述顶部掺杂离子不仅向所述预制柱111内扩散，所述顶部掺杂离子还会向所述顶部隔离层152内扩散，在所述顶部隔离层152的顶部内形成掺杂区。但是由于所述顶部隔离层152的厚度相对较大，因此所述顶部掺杂离子的扩散并不会影响所述顶部隔离层152的电绝缘性能，所以能够保证所述全包围栅极结构和后续所形成顶部插塞之间的电隔离，以保证所形成晶体管的性能。

参考图11，去除经所述第二退火处理(如图10所示)的顶部前驱层。

所述第二退火处理之后，去除所述顶部前驱层，露出经顶部掺杂的预制柱111侧壁，从而为后续形成顶部插塞提供工艺基础。

所述顶部前驱层位于所述预制柱111的部分侧壁上，因此去除所述顶部前驱层之后，露出经所述顶部掺杂的预制柱111的侧壁表面；此外，本实施例中，与所述顶部前驱层相接触的顶部隔离层152顶部也受到顶部掺杂处理，因此去除所述顶部前驱层之后，还露出了受到顶部掺杂处理的所述顶部隔离层152顶部。

具体的，去除所述顶部前驱层的步骤包括：通过湿法刻蚀的方式去除所述顶部前驱层。去除经所述第二退火处理的顶部前驱层的具体技术方案参考前述去除经所述第一退火处理的底部前驱层的技术方案，本发明在此不再赘述。

类似的，受第二退火处理之后，所述顶部前驱层中的顶部掺杂离子大量扩散，剩余的所述顶部前驱层主要材料为氧化硅，所以可以通过湿法刻蚀中所采用刻蚀溶液的选择，减小去除所述顶部前驱层工艺对所述预制柱111和所述顶部隔离层152的影响，降低所述预制柱111和所述顶部隔离层152受损的可能，以保证所形成晶体管的性能。

继续参考图11，在所述顶部隔离层152上形成顶部插塞142，所述顶部插塞142与经顶部掺杂的预制柱侧壁电连接。

所述顶部插塞142与所述预制柱111的侧壁实现电连接，从而实现后续在所述预制柱111内对应位置处所形成源漏掺杂区与外部电路的电连接。

本实施例中，所述顶部插塞142的材料为钨。本发明其他实施例中，所述顶部插塞的材料还可以为铝、铜、银等适宜于制作插塞的导电材料。本实施例中，所述顶部插塞142在平行所述衬底110表面的平面内延伸，与所述预制柱111的部分侧壁接触相连。

具体的，形成所述顶部插塞142的具体技术方案，参考前述形成所述底部插塞141的具体技术方案，本发明在此不再赘述。

需要说明的是，为了提高所形成顶部插塞142的质量，改善所形成晶体管的稳定性和电学性能，本实施例中，在去除经所述第二退火处理的顶部前驱层之后，在形成所述顶部插塞142之前，所述形成方法还包括：在所露出的预制柱111侧壁上形成顶部功能叠层(图中未标示)。

与所述底部功能叠层类似，所述顶部功能叠层包括：位于所述预制柱111侧壁上的顶部前驱金属层和位于所述顶部前驱金属层上的顶部阻挡层。

所述顶部前驱金属层和所述顶部阻挡层的具体技术方案，参考前述底部前驱金属层和前述底部阻挡层的具体技术方案，本发明在此不再赘述。

此外，去除经所述第二退火处理的顶部前驱层之后，所述顶部隔离层152也被露出，所以所述顶部功能叠层还延伸至所述顶部隔离层152上，所以所述顶部阻挡层还能够防止所述顶部插塞142材料的原子向所述顶部隔离层152内扩散，从而有效提高所形成晶体管的稳定性。

相应的，本发明还提供一种半导体结构。参考图2，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：衬底110；预制柱111，所述预制柱111位于所述衬底110上，且所述预制柱111垂直于所述衬底110表面；底部前驱层，所述底部前驱层位于所述预制柱111的部分侧壁上，所述底部前驱层内具有底部掺杂离子。

所述预制柱111垂直于所述衬底110的表面，所形成晶体管的一个源漏掺杂区、沟道以及另一个源漏掺杂区在所述预制柱内依次堆叠，所以所述半导体结构能够用于形成沟道垂直设置的晶体管，并且实现在所形成晶体管内形成插塞；而且所述底部前驱层内具有底部掺杂离子，通过退火的方式能够使所述底部掺杂离子向所述预制柱111内扩散，从而在所述预制柱侧壁内形成掺杂区；所述掺杂区的形成能够有效减小后续所形成底部插塞与所述预制柱侧壁之间的接触电阻，从而达到减小所形成晶体管源漏掺杂区和底部插塞之间接触电阻的目的，进而改善所形成晶体管的电学性能。

所述衬底110用于为后续步骤提供工艺操作平台和机械支撑。

本实施例中，所述衬底110包括第一区域101和第二区域102，所述第一区域101和所述第二区域102分别用于形成不同的晶体管。本实施例中，所述第一区域101用于形成nmos晶体管，所述第二区域102用于形成pmos晶体管。本发明其他实施例中，所述衬底也可以用于形成不同电学性能的同一类型晶体管，即所述衬底均用于形成pmos晶体管或者均用于形成nmos晶体管，但是所述第一区域和所述第二区域所形成的晶体管电学性能并不相同。本发明另一些实施例中，所述衬底也可以仅用于形成同一晶体管，即所述衬底仅具有第一区域或者仅具有第二区域。

此外，本发明另一些实施例中，所述衬底也可以用于形成隧穿场效应晶体管(tunnelingfieldeffecttransistor，tfet)。所述第一区域和所述第二区域用于形成相同或者不同的隧穿场效应晶体管。

本实施例中，所述衬底110的材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅或者非晶硅，或者锗、砷化镓或硅锗化合物等其他半导体材料；此外，所述衬底还可以选自具有外延层或外延层上硅结构。所述衬底能够选取适于工艺需求或易于集成的衬底。

所述预制柱111用于为所形成晶体管的源漏掺杂区和沟道提供基础，也就是说，所形成晶体管的源漏掺杂区和沟道位于所述预制柱111内。

所述预制柱111垂直于所述衬底110的表面，后续所形成晶体管的一个源漏掺杂区、沟道以及另一个源漏掺杂区在所述预制柱内依次堆叠，因此所形成晶体管的沟道垂直设置。

本实施例中，所述衬底110包括所述第一区域101和所述第二区域102，所述第一区域101和所述第二区域102分别用于形成nmos晶体管和pmos晶体管；所述衬底110上具有多个预制柱111，所述多个预制柱111分布于所述第一区域101和所述第二区域102上。

如图1所示，平行所述衬底110表面的平面内，所述预制柱111的形状为圆形，因此所述预制柱111为圆柱形。使所述预制柱111设置为垂直于所述衬底110表面的圆柱形，能够减少所形成晶体管中的尖角结构，从而达到降低尖端放电现象出现几率的目的。但是本发明对所述预制柱111的现在不做限定。

本实施例中，所述预制柱111的材料与所述衬底110的材料相同，同为单晶硅。所述预制柱111的材料还可以为多晶硅或者非晶硅，或者锗、砷化镓或硅锗化合物等其他半导体材料。所述预制柱的材料能够选取适于形成沟道和源漏掺杂区的材料。

需要说明的是，本实施例中，所述半导体结构还包括：柱掩膜(图中未标示)，所述柱掩膜位于所述预制柱111顶部上。

所述柱掩膜用于定义所述预制柱111的尺寸和位置；此外，所述柱掩膜在后续工艺中得意保留，以保护所述预制柱111顶部，减少所述预制柱111受损的可能。本实施例中，所述柱掩膜的材料为氮化硅；本发明其他实施例中，所述柱掩膜也可以为其他适宜于做刻蚀掩膜的其他材料。

所述底部前驱层用于对所述预制柱111的部分侧壁进行掺杂，以减小后续所形成底部插塞与所述预制柱111侧壁之间的接触电阻。

所述底部前驱层内具有底部掺杂离子，后续通过退火驱使所述底部掺杂离子扩散以实现对所述预制柱111侧壁的掺杂，因此能够有效降低后续形成底部插塞的工艺难度，并且减小所形成底部插塞与所述预制柱111之间的接触电阻，有利于制造良率的提高和器件性能的改善。

本实施例中，所述底部前驱层的材料为掺硼的硅酸盐玻璃或掺磷的硅酸盐玻璃，所述底部前驱层的底部掺杂离子为硼离子或磷离子。通过驱使所述硼离子或者所述磷离子的扩散，能够实现对所述预制柱111侧壁的p型掺杂或者n型掺杂。

需要说明的是，所述底部前驱层的厚度在5nm到30nm范围内。所述底部前驱层的厚度不宜太大也不宜太小。由于所述底部前驱层用于减小后续所形成底部插塞与所述预制柱111侧壁之间的接触电阻，所述底部插塞用于实现所形成晶体管的源漏掺杂区与外部电路的电连接，所述底部前驱层所覆盖的部分所述预制柱111用于形成所形成晶体管的源漏掺杂区，因此所述底部前驱层所覆盖的侧壁面积与所形成晶体管源漏掺杂区的大小相关，所以所述底部前驱层的厚度如果太大和太小，都会使所形成晶体管的源漏掺杂区过大或者过小，从而会影响所形成晶体管的性能。

本实施例中，所述衬底110包括所述第一区域101和所述第二区域102，所述第一区域101和所述第二区域102分别用于形成nmos晶体管和pmos晶体管；因此后续在所述第一区域101上预制柱111内所形成的源漏掺杂区与后续在所述第二区域102上预制柱111内所形成的源漏掺杂区为不同类型的源漏掺杂区，即后续在所述第一区域101上预制柱111内所形成源漏掺杂区内的掺杂离子与后续在所述第二区域102上预制柱111内所形成源漏掺杂区内的掺杂离子类型不同。

所以，所述底部前驱层包括：第一底部前驱层120n，所述第一底部前驱层120n位于所述第一区域101上；第二底部前驱层120p，所述第二底部前驱层120p位于所述第二区域102上。具体的，所述第一底部前驱层120n的材料为掺磷的硅酸盐玻璃，所述第二底部前驱层120p的材料为掺硼的硅酸盐玻璃。

需要说明的是，由于掺杂离子的扩散是各向同性的，所以所述半导体结构还包括：第一退火侧墙130，所述第一退火侧墙130覆盖所述底部前驱层。

所述第一退火侧墙130的致密度较高，能够有效防止所述底部掺杂离子散逸至工艺腔内，从而能够有效提高所述底部掺杂离子的方向性，改善所述底部掺杂的掺杂效果。

本实施例中，所述第一退火侧墙130的材料为氮化硅。本发明其他实施例中，所第一退火侧墙130的材料也可以为其他致密度较高，适宜于防止掺杂离子扩散的材料。

此外，所述第一退火侧墙130还延伸至所述预制柱111的侧壁上。由于所述第一退火侧墙130延伸至所述预制柱111的侧壁，因此所述第一退火侧墙130能够在后续工艺中起到自对准掩膜的作用，实现保护所述预制柱111侧壁、降低所述预制柱111侧壁受损几率的功能，保证所形成晶体管的沟道质量，有利于形成高质量的晶体管。

此外，由于掺杂离子的扩散是各向同性的，所述第一退火侧墙130仅覆盖所述底部前驱层的顶部，所以所述底部掺杂离子不仅会向所述预制柱111内扩散，所述底部掺杂离子还会向所述衬底110内扩散，在所述衬底110的顶部内形成掺杂区。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。