电子封装件的制作方法

[0001]
本发明有关一种封装结构，尤指一种散热型电子封装件。


背景技术：

[0002]
随着电子产品在功能及处理速度的需求的提升，作为电子产品的核心组件的半导体芯片需具有更高密度的电子电路(electronic circuits)，故半导体芯片在运行时将随之产生更大量的热能。此外，由于传统包覆该半导体芯片的封装胶体为一种导热系数仅0.8w/mk的不良传热材料(即热量的逸散效率不佳)，因而若不能有效逸散半导体芯片所产生的热量，将会造成半导体芯片的损害与产品信赖性问题。
[0003]
因此，为了迅速将热能散逸至外部，业界通常在半导体封装件中配置散热片(heat sink或heat spreader)，以借散热片逸散出半导体芯片所产生的热量。
[0004]
随着科技的演进，电子产品需求趋势愈做愈小，业界遂将多个芯片组合成具有较多接点(i/o)数的多芯片封装结构，如多芯片模块(multi-chip module)或多芯片封装(multi chip package)，以大幅增加处理器的运算能力，并减少信号传递的延迟时间，但是因其多芯片运行的需求，故还需兼顾散热的设计。然而，如图1a所示的多芯片封装结构(其图中省略封装胶体及散热件)，若在封装基板10上配置有多个半导体芯片11时，于设置散热件的过程中，该散热件会挤压散热胶材12a而使该散热胶材12a扩散出该半导体芯片11，以令原本各自分离布设的散热胶材12a(如图1a所示)相互连成一大片的散热胶体12b(如图1b所示，其图中省略封装胶体及散热件)。
[0005]
然而，随着功能需求愈来愈多，该半导体芯片11的数量也愈来愈多，因而该封装基板10的整体平面封装面积也愈来愈大，故于该散热胶体12b的储存模数(storage modulus)、硬度及热膨胀系数等材料特征与以致该一大片的散热胶体12b的储存模数(storage modulus)、硬度及热膨胀系数(cte)与该散热件、半导体芯片11及封装胶体之间存在的差异也随着封装面积日益放大，反应在该半导体芯片11的角落处的应力会过大，造成于后续制程中，该半导体芯片11或底胶(图未示)容易碎裂，导致可靠性不佳及制程良率低等问题。
[0006]
因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。


技术实现要素：

[0007]
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件，可避免于后续制程中，电子元件发生碎裂而导致可靠性不佳及制程良率低的问题。
[0008]
本发明的电子封装件包括：多芯片封装体，包括多个电子元件；至少二种散热胶材，其布设于该多芯片封装体上，其中，该至少二种散热胶材的材料互异。
[0009]
前述的电子封装件中，该至少二种散热胶材的其中一散热胶材定义为第一散热胶材，另外一散热胶材定义为第二散热胶材，该多个电子元件于同一侧的表面之间定义为布设区，且令该第一散热胶材布设于该多个电子元件上，并令该第二散热胶材布设于该第一
散热胶材外围而位于该布设区，其中，该第一散热胶材的热传导系数大于该第二散热胶材的热传导系数，且该第二散热胶材的储存模数低于该第一散热胶材的储存模数。
[0010]
例如，该第一散热胶材布满该多个电子元件的表面。该第二散热胶材布满该布设区；或者，该第二散热胶材布设于对应该多个电子元件的表面边缘而呈多个环状，但未布满该布设区；亦或，该第二散热胶材布设于该多个电子元件的角落处，但未布满该布设区。
[0011]
于另一实施例中，该多个电子元件的至少其中一者的表面上同时布设有该第一散热胶材与该第二散热胶材。
[0012]
于另一实施例中，该多个电子元件的至少其中一者的表面同时布设有该第一散热胶材及第三散热胶材，且构成该第三散热胶材的材料不同于构成该第一散热胶材与该第二散热胶材的材料。例如，该第三散热胶材的热传导系数介于该第一散热胶材的热传导系数与该第二散热胶材的热传导系数之间，且该第三散热胶材的储存模数及该第二散热胶材的储存模数皆低于该第一散热胶材的储存模数。
[0013]
于另一实施例中，该布设区中还形成有第三散热胶材，且构成该第三散热胶材的材料不同于构成该第一散热胶材与该第二散热胶材的材料。例如，该第二散热胶材沿该电子元件的表面边缘的非角落处布设，且该第三散热胶材布设于该电子元件的角落处。此外，该第三散热胶材的储存模数低于该第二散热胶材的储存模数。
[0014]
前述的电子封装件中，该多芯片封装体还包括承载及电性连接该多个电子元件的承载结构。
[0015]
前述的电子封装件中，该多芯片封装体还包括包覆该多个电子元件且使该多个电子元件的上表面外露的封装层。
[0016]
前述的电子封装件中，还包括经由该散热胶材结合至该多个电子元件上的散热件。
[0017]
由上可知，本发明的电子封装件主要经由将至少两种散热胶材布设于该多芯片封装体上，以于设置该散热件后，即使任一散热胶材受压后形成一大面积片体，其面积可小于该多芯片封装体的上表面的面积，故相比于现有技术，本发明的电子封装件能避免结构应力集中于该些电子元件的角落处，进而避免于后续制程中，该些电子元件发生碎裂而导致可靠性不佳及制程良率低的问题。
附图说明
[0018]
图1a为现有多芯片封装结构的局部上视示意图。
[0019]
图1b为图1a的多芯片封装结构于设置散热件后的局部上视示意图。
[0020]
图2为本发明的电子封装件的剖视示意图。
[0021]
图2
’
及图2”为本发明的电子封装件的其它实施例的剖视示意图。
[0022]
图3a、图3b及图3c为图2的电子封装件的不同实施例的局部上视示意图。
[0023]
图4a及图4b为图2的电子封装件的其中一电子元件上的散热胶材的各种布设方式的局部上视示意图。
[0024]
图5a及图5b为图2的电子封装件的所有电子元件上的散热胶材的各种布设方式的局部上视示意图。
[0025]
图6为图2的另一实施例的剖视示意图。
[0026]
符号说明
[0027]
10
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封装基板
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11
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半导体芯片
[0028]
12a
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散热胶材
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12b
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散热胶体
[0029]
2,2
’
,2”,6 电子封装件
ꢀꢀꢀꢀꢀꢀ
2a
ꢀꢀꢀꢀꢀꢀ
多芯片封装体
[0030]
20
ꢀꢀꢀꢀꢀꢀꢀ
承载结构
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
20
’ꢀꢀꢀꢀ
线路结构
[0031]
200
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导电体
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
201,202 载板
[0032]
21,21
’ꢀꢀ
电子元件
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
21a
ꢀꢀꢀꢀꢀ
作用面
[0033]
21b
ꢀꢀꢀꢀꢀꢀ
非作用面
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21c
ꢀꢀꢀꢀꢀ
侧面
[0034]
210
ꢀꢀꢀꢀꢀꢀ
导电凸块
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
211
ꢀꢀꢀꢀꢀ
底胶
[0035]
22
ꢀꢀꢀꢀꢀꢀꢀ
封装层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
22a
ꢀꢀꢀꢀꢀ
第一表面
[0036]
22b
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第二表面
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
23,23
’ꢀ
散热件
[0037]
230
ꢀꢀꢀꢀꢀꢀ
散热体
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
231
ꢀꢀꢀꢀꢀ
支撑脚
[0038]
24
ꢀꢀꢀꢀꢀꢀꢀ
粘着层
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
25
ꢀꢀꢀꢀꢀꢀ
导电元件
[0039]
31
ꢀꢀꢀꢀꢀꢀꢀ
第一散热胶材
ꢀꢀꢀꢀꢀꢀꢀ
32
ꢀꢀꢀꢀꢀꢀ
第二散热胶材
[0040]
33
ꢀꢀꢀꢀꢀꢀꢀ
第三散热胶材
ꢀꢀꢀꢀꢀꢀꢀ
s
ꢀꢀꢀꢀꢀꢀꢀ
布设区。
具体实施方式
[0041]
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
[0042]
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
[0043]
图2为本发明的电子封装件2的剖面示意图。如图2所示，所述的电子封装件2包括：一多芯片封装体2a(其包括承载结构20、多个电子元件21,21
’
及封装层22)、第一散热胶材31、第二散热胶材32以及一散热件23。
[0044]
所述的承载结构20为单一载板形式(如图2所示)或为通过多个导电体200(可由底胶211包覆)相互电性堆叠的多载板201,202形式(如图6所示的电子封装件6)，本实施例仅以单一载板形式进行说明，该载板例如为具有核心层与线路结构的封装基板、无核心层(coreless)形式线路结构的封装基板、具导电硅穿孔(through-silicon via，简称tsv)的硅中介板(through silicon interposer，简称tsi)或其它板型，其包含至少一绝缘层及至少一结合该绝缘层的线路层，如至少一扇出(fan out)型重布线路层(redistribution layer，简称rdl)。应可理解地，该承载结构20也可为其它承载芯片的板材，如导线架(lead frame)、晶圆(wafer)、或其它具有金属布线(routing)的板体等，并不限于上述。
[0045]
于本实施例中，该承载结构20的载板制程方式繁多，例如，可采用晶圆制程制作线路层，通过化学气相沉积(chemical vapor deposition，简称cvd)形成氮化硅或氧化硅以
作为绝缘层；或者，可采用一般非晶圆制程方式形成线路层，即采用成本较低的高分子介电材作为绝缘层，如聚酰亚胺(polyimide，简称pi)、聚对二唑苯(polybenzoxazole，简称pbo)、预浸材(prepreg，简称pp)、封装胶体(molding compound)、感光型介电层或其它材料等以涂布方式形成。
[0046]
此外，该承载结构20于其下侧可形成多个导电元件25，以供该电子封装件2可经由该些导电元件25接置一如电路板的电子装置(图略)。该导电元件25可为如铜柱的金属柱、包覆有绝缘块的金属凸块、焊球(solder ball)、具有核心铜球(cu core ball)的焊球或其它导电构造等。
[0047]
所述的多个电子元件21,21
’
相互分离地配置于该承载结构20上侧。
[0048]
该电子元件21,21
’
为主动元件、被动元件或其组合者，其中，该主动元件例如为半导体芯片，而该被动元件例如为电阻、电容及电感。于本实施例中，该电子元件21,21
’
为半导体芯片，其具有相对的作用面21a与非作用面21b，并使该作用面21a经由多个如焊锡材料、金属柱(pillar)或其它等的导电凸块210以覆晶方式设于该承载结构20的线路层上并电性连接该线路层，且以底胶211包覆该些导电凸块210；或者，该电子元件21,21
’
可经由多个焊线(图未示)以打线方式电性连接该承载结构20的线路层；亦或，该电子元件21,21
’
可直接接触该承载结构20的线路层。因此，可于该承载结构20上接置所需类型及数量的电子元件，以提升其电性功能，且有关电子元件21,21
’
电性连接承载结构20的方式繁多，并不限于上述。
[0049]
所述的封装层22形成于该承载结构20上以包覆该电子元件21,21
’
。
[0050]
于本实施例中，该封装层22具有相对的第一表面22a与第二表面22b，并以该第一表面22a结合该承载结构20，且该电子元件21的非作用面21b齐平该封装层22的第二表面22b，以令该些电子元件21外露于该封装层22的第二表面22b，且令该封装层22的第二表面22b于各该非作用面21b之间定义为布设区s。
[0051]
此外，形成该封装层22的材料为绝缘材，如聚酰亚胺(pi)、环氧树脂(epoxy)的封装胶体或封装材，其可用模压(molding)、压合(lamination)或涂布(coating)的方式形成。
[0052]
所述的第一散热胶材31布设于该电子元件21,21
’
的非作用面21b上。
[0053]
于本实施例中，该第一散热胶材31为导热介面材(thermal interface material，简称tim)，如高导热金属胶材，其储存模数约为5～10gpa。
[0054]
所述的第二散热胶材32布设于该第一散热胶材31外围并接触该第一散热胶材31，如该封装层22的第二表面22b的布设区s，其中，该第一散热胶材31的材料不同于该第二散热胶材32。
[0055]
于本实施例中，该第一散热胶材31的热传导系数大于该第二散热胶材32的热传导系数，且该第二散热胶材32的储存模数低于该第一散热胶材31的储存模数。例如，该第二散热胶材32为硅胶材或如压克力材的紫外线(uv)胶。具体地，硅胶材的储存模数约为100mpa，而uv胶的储存模数范围甚大(一般采用3～5gpa)，但其仍小于高导热金属胶材的储存模数，其中，因硅胶材不仅具有高延展性，且其热传导系数也高于uv胶，故相比于uv胶，该第二散热胶材32选用硅胶材较佳。
[0056]
此外，如图3a所示(图中省略散热件23)，该第二散热胶材32布满该布设区s，以遮盖该封装层22的第二表面22b。或者，如图3b所示(图中省略散热件23)，该第二散热胶材32
未布满该布设区s，且沿该电子元件21,21
’
同一侧的表面边缘布设，如环绕该电子元件21,21
’
的非作用面21b边缘。亦或，如图3c所示(图中省略散热件23)，该第二散热胶材32未布满该布设区s，且布设于该电子元件21,21
’
的角落处，如l形或点状。
[0057]
又，如图3a至图3c所示，该第一散热胶材31布满该电子元件21,21
’
的非作用面21b。或者，如图4a所示，较大外露面积的该电子元件21的非作用面21b可图案化布设有该第一散热胶材31与第二散热胶材32。亦或，如图4b所示，该电子元件21的非作用面21b可布设有该第一散热胶材31及第三散热胶材33，且该第三散热胶材33的材料不同于该第一散热胶材31与第二散热胶材32，其中，在此实施方式下，该第三散热胶材33的热传导系数介于该第一散热胶材31的热传导系数与第二散热胶材32的热传导系数之间，且该第二散热胶材32的储存模数及该第三散热胶材33的储存模数皆低于该第一散热胶材31的储存模数。例如，该第三散热胶材33为硅胶材或如压克力材的紫外线(uv)胶。
[0058]
另外，于其它实施例中，该布设区s中可形成有第二散热胶材32与第三散热胶材33，如图5a及图5b所示。具体地，该第二散热胶材32沿该电子元件21,21
’
周缘用以构成该布设区s的表面布设，且该第三散热胶材33布设于该电子元件21,21
’
的角落处(如图5a所示的点状或如图5b所示的l形)，其中，该第二散热胶材32可沿周缘的非角落处填满布设区s(如图5a及图5b所示)或也可不填满(图未示)。例如，该第三散热胶材33的储存模数低于该第二散热胶材32的储存模数，其中，该第三散热胶材33为硅胶材或如压克力材的紫外线(uv)胶。
[0059]
所述的散热件23经由该第一散热胶材31与第二散热胶材32(及第三散热胶材33)结合至该多个电子元件21,21
’
的非作用面21b上。
[0060]
于本实施例中，该散热件23具有一散热体230与多个设于该散热体230下侧的支撑脚231，该散热体230为散热片型式，并以下侧接触该第一散热胶材31与第二散热胶材32(及第三散热胶材33)，且该支撑脚231经由粘着层24结合于该承载结构20上。
[0061]
应可理解地，有关本发明的电子封装件2的种类繁多，并不限于上述。例如，图2
’
所示的晶圆级芯片尺寸封装(wafer level chip scale packaging)形式的电子封装件2
’
，以令其多芯片封装体2a的该些电子元件21,21
’
直接电性连接线路结构20
’
(或承载结构20)，且该散热件23
’
为散热片形式。或者，如图2”所示的电子封装件2”，其多芯片封装体2a仅包括该些电子元件21,21
’
，且该第二散热胶材32(及第三散热胶材33)与该第一散热胶材31连接成一片胶体，以粘结承载该些电子元件21,21
’
，并可令该第二散热胶材32(及第三散热胶材33)进一步延伸至该些电子元件21,21
’
的侧面21c，如虚线所示的第二散热胶材32，以包覆该些电子元件21,21
’
，使该第二散热胶材32(及第三散热胶材33)作为封装之用，因而无需采用上述封装层22，且将该第一散热胶材31增厚或凹凸化(或粗糙化)，以省略上述散热件23
’
的使用。
[0062]
另一方面，有关本发明的电子封装件2的制法繁多，因此，基于上述散热胶材的布设方式，以下列举制法的部分实施方式。
[0063]
于一实施例中，先将该些电子元件21,21
’
设于该承载结构20上，再以该封装层22包覆该些电子元件21,21
’
，并研磨移除该封装层22的第二表面22b的部分材料以外露出该电子元件21,21
’
的非作用面21b。接着，将该第一散热胶材31(高导热金属胶材)涂布于该电子元件21,21
’
的非作用面21b上，并视该第一散热胶材31特性，选择性地进行预烘烤制程。之后，涂布该第二散热胶材32(硅胶材或uv胶)于该布设区s中，其可布满该布设区s(如图3a
所示)或未布满该布设区s(如图3b或图3c所示)，且若该第二散热胶材32为uv胶材时，需进行光照固化制程。最后，进行点胶作业以形成粘着层24，再将该散热件23结合于该粘着层24上，并将该散热件23热压合于该第一散热胶材31与第二散热胶材32上，再烘烤该粘着层24与该第一散热胶材31与第二散热胶材32。于后续制程中，植设该些导电元件25于该承载结构20下侧。
[0064]
于另一实施例中，先将该些电子元件21,21
’
设于该承载结构20上，再以该封装层22包覆该些电子元件21,21
’
，并研磨移除该封装层22的第二表面22b的部分材料以外露出该电子元件21,21
’
的非作用面21b。接着，将该第一散热胶材31(高导热金属胶材)涂布于面积较小的电子元件21
’
的非作用面21b上，而于面积最大的电子元件21的非作用面21b上仅局部形成该第一散热胶材31，并选择性地预烘烤该第一散热胶材31。之后，涂布该第二散热胶材32(硅胶材或uv胶)于该布设区s中，且于面积最大的电子元件21的非作用面21b的剩余区域上可涂布该第二散热胶材32(如图4a所示的硅胶材或uv胶)或该第三散热胶材33(如图4b所示的硅胶材或uv胶)，其中，该第三散热胶材33的热传导系数介于该第一散热胶材31的热传导系数与第二散热胶材32的热传导系数之间，且该第二散热胶材32与第三散热胶材33的储存模数均低于该第一散热胶材31的储存模数，且若该第二散热胶材32或该第三散热胶材33为uv胶材时，需进行光照固化制程。最后，进行点胶作业以形成粘着层24，再将该散热件23结合于该粘着层24上，并将该散热件23热压合于该第一散热胶材31与第二散热胶材32(及该第三散热胶材33)上，再烘烤该粘着层24与该第一散热胶材31与第二散热胶材32(及该第三散热胶材33)。于后续制程中，植设该些导电元件25于该承载结构20下侧。
[0065]
于又一实施例中，先将该些电子元件21,21
’
设于该承载结构20上，再以该封装层22包覆该些电子元件21,21
’
，并研磨移除该封装层22的第二表面22b的部分材料以外露出该电子元件21,21
’
的非作用面21b。接着，将该第一散热胶材31(高导热金属胶材)涂布于该电子元件21,21
’
的非作用面21b上，并选择性地预烘烤该第一散热胶材31。之后，涂布该第二散热胶材32于该布设区s的直线处(如图5a及图5b所示)，且于该布设区s的转折处(或角落处)涂布该第三散热胶材33(如图5a及图5b所示)，其中，该第三散热胶材33的储存模数低于该第二散热胶材32的储存模数，且若该第二散热胶材32或该第三散热胶材33为uv胶材时，需进行光照固化制程。最后，进行点胶作业以形成粘着层24，再将该散热件23结合于该粘着层24上，并将该散热件23热压合于该第一散热胶材31与第二散热胶材32(及该第三散热胶材33)上，再烘烤该粘着层24与该第一散热胶材31与第二散热胶材32(及该第三散热胶材33)。于后续制程中，植设该些导电元件25于该承载结构20下侧。
[0066]
综上所述，本发明的电子封装件2,2
’
,2”,6，主要经由至少两种散热胶材布设于该多芯片封装体2a上，以于设置该散热件23后，即使任一散热胶材受压后形成一大面积片体，其面积能小于该多芯片封装体2a的上表面的面积。进一步地，将储存模数较小的第二散热胶材32(及该第三散热胶材33)布设于储存模数较大的第一散热胶材31外围，以令该第二散热胶材32(及该第三散热胶材33)作为挡墙，而于设置该散热件23后，该第一散热胶材31因受该第二散热胶材32(及该第三散热胶材33)的止挡而不会扩散出该些电子元件21,21
’
，使该第一散热胶材31仍保持于预定布设处而不会相互连成一体，故相比于现有技术，本发明的电子封装件2,2
’
,2”,6于该承载结构20的整体平面封装面积愈大时，仍可避免结构应力集中于该些电子元件21,21
’
的角落处，进而避免后续制程中，该些电子元件21,21
’
或底胶
211发生碎裂而导致可靠性不佳及制程良率低的问题。
[0067]
此外，若该电子元件21的非作用面21b的面积较大时，可于该非作用面21b上图案化形成该第一散热胶材31，并于该第一散热胶材31的图案之间形成该第二散热胶材32或该第三散热胶材33，以令该第二散热胶材32或该第三散热胶材33作为分隔挡墙，如图4a及图4b所示，使该第一散热胶材31不会形成一大面积的胶体，故不仅能避免该电子元件21的非作用面21b发生应力不均的问题，且该电子元件21经由增设该第二散热胶材32或该第三散热胶材33仍可具有良好的散热效果。
[0068]
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。