封装结构的制作方法

本案系关于一种封装结构，尤指一种具有双面冷却机构的封装结构。

背景技术：

近年来，电子装置设计朝向小尺寸、轻薄及易于携带的趋势发展。再者，随着电子工业技术的日益进步，电子装置的内部电路已逐渐朝向模块化发展，换言之，多个电子组件系整合在单一电子模块中。举例而言，功率模块(powermodule)为广泛使用的电子模块之一，功率模块可包括例如但不限于直流-直流转换器(dctodcconverter)、直流-交流转换器(dctoacconverter)或交流-直流转换器(actodcconverter)。于多个电子组件(例如集成电路芯片、电容器、电阻器、电感器、变压器、二极管及晶体管)整合为一功率模块之后，功率模块便可安装于主板或系统电路板上。

目前，不包含任何焊线的嵌入式封装方法被广泛的应用于电源模块的封装结构中，以减少封装覆盖区(packagefoot-print)并同时增加效能。然而，当嵌入于嵌入式封装结构的绝缘层中的半导体芯片工作时会产生大量的热，而产生的热仅能由封装结构的单面散发出去，以致于传统封装结构的散热效率无法被满足。此外，传统封装结构较为复杂且无法被应用于覆晶半导体芯片(flip-chippedsemiconductorchip)中。

因此，实有必要提供一种改良的封装结构，以解决上述先前技术所面临的问题。

技术实现要素：

本案的目的在于提供一种封装结构，其中至少一半导体芯片设置于第一封装元件及第二封装元件之间，且具有双面冷却机构用以散热，因此本案的封装结构的散热效率被提升，且具有较简易的封装结构。

为达上述目的，本案的一较广义实施态样为提供一种封装结构，包含：第一封装元件、第二封装元件、至少一半导体芯片、多个金属接脚及第二绝缘层。第一封装元件包含第一金属层、第一绝缘层、第二金属层，第一绝缘层形成于第一金属层及第二金属层之间。第二封装元件包含第三金属层。至少一半导体芯片设置于第一封装元件及第二封装元件之间，至少一半导体芯片包含多个导接端，多个导接端连接于第一金属层或第三金属层。多个金属接脚设置于第二封装元件及第一封装元件之间，且由第二封装元件及第一封装元件向外延伸，多个金属接脚分别电连接于多个导接端。第二绝缘层设置于第一封装元件及第二封装元件之间，以稳固第一封装元件、第二封装元件、至少一半导体芯片及多个金属接脚。

本领域技术人员于阅读以下的详细说明及附图后，将会对本案上述内容有更进一步的认识及理解。

附图说明

图1a为本案的第一实施例的封装结构的截面结构示意图。

图1b为本案的第一实施例的封装结构包含散热装置的截面结构示意图。

图2a至图2e为图1a的封装结构的封装方法的截面结构示意图。

图3为本案的第二实施例的封装结构的截面结构示意图。

图4为本案的第三实施例的封装结构的截面结构示意图。

图5为本案的第四实施例的封装结构的截面结构示意图。

图6为本案的第五实施例的封装结构的截面结构示意图。

图7为本案的第六实施例的封装结构的截面结构示意图。

图8为本案的第七实施例的封装结构的截面结构示意图。

图9为本案的第八实施例的封装结构的截面结构示意图。

图10为本案的第九实施例的封装结构的截面结构示意图。

图11为本案的第十实施例的封装结构的截面结构示意图。

图12为本案的第十一实施例的封装结构的截面结构示意图。

图13为本案的第十二实施例的封装结构的截面结构示意图。

图14为本案的第十三实施例的封装结构的截面结构示意图。

图15为本案的第十四实施例的封装结构的截面结构示意图。

图16为本案的第十五实施例的封装结构的截面结构示意图。

图17a为本案的第十六实施例的封装结构的截面结构示意图。

图17b为图17a所示的封装结构的上视图。

图18为本案的第十七实施例的封装结构的截面结构示意图。

图19为本案的第十八实施例的封装结构的截面结构示意图。

图20为本案的第十九实施例的封装结构的截面结构示意图。

图21a至图21e为图20的封装结构的封装方法的截面结构示意图。

图22为本案的第二十实施例的封装结构的截面结构示意图。

图23为本案的第二十一实施例的封装结构的截面结构示意图。

图24为本案的第二十二实施例的封装结构的截面结构示意图。

图25为本案的第二十三实施例的封装结构的截面结构示意图。

图26为本案的第二十四实施例的封装结构的截面结构示意图。

其中，附图标记说明如下：

1、1a、1b、1c、1d、1e、1f、1g、1h、1i、1j、1k、1l、1m、1n、1o、1p、1q、1r、1s、1t、1u、1v、1w：封装结构

11：半导体芯片

111：第一面

112：第二面

113：第一导接端

114：第二导接端

12：金属接脚

121：第一面

122：第二面

123：第一部

124：第二部

13：第一导电层

14：第二导电层

14a：第一部

14b：第二部

14c：第三部

15：第二绝缘层

15a：第一部

15b：第二部

15c：第三部

16：第二封装元件

16a：第一面

16b：第二面

161：第三金属层

162：第三绝缘层

163：第四金属层

164：第一突起部

165：第二突起部

166：第四凹槽

17：第一封装元件

171：第一金属层

171a：第一部

171b：第二部

172：第一绝缘层

173：第二金属层

174：第一凹槽

175：第二凹槽

176：凹部

177：第三凹槽

18：绝缘结构

19：外壳

191：容置空间

192：开孔

h1：第一散热装置

h2：第二散热装置

21：第一导电柱

22：第二导电柱

23：导电垫片

24：第三导电层

25：垫片

具体实施方式

体现本案特征与优点的一些实施例将在后段的说明中详细叙述。应理解的是本案能够在不同的态样上具有各种的变化，其皆不脱离本案的范围，且其中的说明及图式在本质上系当作说明之用，而非用以限制本案。

请参阅图1a及图1b，其中图1a为本案的第一实施例的封装结构的截面结构示意图，图1b为本案的第一实施例的封装结构包含散热装置的截面结构示意图。如图1a及图1b所示，封装结构1包含至少一半导体芯片11、多个金属接脚12、第一导电层13、第二导电层14、第二绝缘层15、第一封装元件17及第二封装元件16。

半导体芯片11可为主动组件或是被动组件。半导体芯片11例如但不限于集成电路(integratedcircuit，ic)芯片、整合性功率组件、金属氧化物半导体场效晶体管(mosfet)、高电子迁移率晶体管(hemt)、绝缘栅双极性晶体管(insulated-gatebipolartransistor，igbt)、二极管(diode)、电容器、电阻器、电感器或保险丝。半导体芯片11包含第一面111、第二面112及多个导接端，例如至少一第一导接端113及至少一第二导接端114。第一面111相对于第二面112。于本实施例中，半导体芯片11为横向装置且以覆晶(flipchip)的方式设置于第一导电层13上，其中至少一第一导接端113及至少一第二导接端114设置于半导体芯片11的第二面112。于另一些实施例中，半导体芯片11为垂直装置且包含位于第一面111上的其他导接端。金属接脚12包含第一面121及第二面122，且第一面121相对于第二面122。

至少一半导体芯片11设置于第一封装元件17及第二封装元件16之间。第一导电层13、第二导电层14及第二绝缘层15设置于第一封装元件17及第二封装元件16之间，以稳固第一封装元件17、第二封装元件16、至少一半导体芯片11及多个金属接脚12。多个金属接脚12设置于第一封装元件17及第二封装元件16之间，且分别由第一封装元件17及第二封装元件16向外延伸，多个金属接脚12分别电连接于多个导接端，例如至少一第一导接端113及至少一第二导接端114。于本实施例中，部分的第一导电层13连接于第二封装元件16及半导体芯片11的第一面111之间，另外部分的第一导电层13连接于第二封装元件16及部分的金属接脚12的第一面121之间，另外部分的金属接脚12的第一面121暴露出来。于本实施例中，第二导电层14包含相互分离的第一部14a、第二部14b及第三部14c，第一部14a设置于第一封装元件17及部分的半导体芯片11的第二面112之间，第一部14a与半导体芯片11的至少一第一导接端113相接触，第二部14b设置于第一封装元件17及另外部分的半导体芯片11的第二面112之间，第二部14b与半导体芯片11的至少一第二导接端114相接触，第三部14c设置于第一封装元件17及部分的金属接脚12的第二面122之间，其他部分的金属接脚12的第二面122暴露出来。

于本实施例中，第二绝缘层15包含第一部15a、第二部15b及第三部15c。第一部15a设置于第一封装元件17、第二导电层14的第一部14a、第二导电层14的第二部14b及半导体芯片11之间，第二部15b设置于半导体芯片11、金属接脚12、第一封装元件17及第二封装元件16之间，第三部15c设置于半导体芯片11、第一封装元件17及第二封装元件16之间。第二绝缘层15可为例如但不限于具高热传导系数的适当绝缘材料所形成。

第一封装元件17包含第一金属层171、第一绝缘层172及第二金属层173。第一金属层171形成于第一绝缘层172上，第一绝缘层172形成于第二金属层173上，因此第一绝缘层172形成于第一金属层171及第二金属层173之间。于本实施例中，第一金属层171与第二导电层14及第二绝缘层15相接触，第二金属层173的一侧暴露出来。于一些实施例中，第一封装元件17为绝缘金属基板，例如但不限为直接覆铜基板(directbondingcoppersubstrate)。第一绝缘层172可为例如但不限于具高热传导系数的适当绝缘材料所形成。于一些实施例中，封装结构1还包含第一散热装置h1，设置于第二金属层173的暴露侧上，以沿着一第一散热信道对封装结构1进行散热。第一散热装置h1可为但不限为散热片、液态冷却装置或导热管。

第二封装元件16包含第三金属层161、第三绝缘层162及第四金属层163。第三绝缘层162形成于第三金属层161上，第四金属层163形成于第三绝缘层162上，第三金属层161与第一导电层13及第二绝缘层15相接触，第四金属层163的一侧暴露出来。第二封装元件16包含第一面16a及第二面16b，第一面16a相对于第二面16b，第二封装元件16的第一面16a与第一导电层13及第二绝缘层15相接触，第二封装元件16的第二面16b暴露出来。于一些实施例中，第二封装元件16为绝缘金属基板，例如但不限为直接覆铜基板(directbondingcoppersubstrate)。于一些实施例中，封装结构1还包含第二散热装置h2，设置于第二封装元件16的第二面16b上，以沿着一第二散热信道对封装结构1进行散热。第二散热装置h2可为但不限为散热片、液态冷却装置或导热管。

由上可知，由于第一封装元件17的一侧暴露出来且与第一散热装置h1相连接，第二封装元件16的一侧暴露出来且与第二散热装置h2相连接，本案的封装结构1利用双面冷却机构以将热能散发出去。相较于传统封装结构，本案的封装结构1的散热效率提升。

于本实施例中，第一金属层171包含第一部171a、第二部171b及至少一第一凹槽174。第一部171a及第二部171b之间利用至少一第一凹槽174而相互分离，第二导电层14的第一部14a设置于第一凹槽174且连接于第一金属层171的第一部171a及半导体芯片11的至少一第一导接端113之间，第二导电层14的第二部14b设置于第一凹槽174且连接于第一金属层171的第二部171b及半导体芯片11的至少一第二导接端114。于一些实施例中，根据半导体芯片11厚度决定出第一凹槽174的高度，将半导体芯片11的第一面111维持与第一金属层171的上表面共平面，以利组合第一封装元件17及第二封装元件16。第三金属层161包含至少一第一突起部164，设置于第一凹槽174的对应位置。此外，第一金属层171还包含第二凹槽175，设置于第一凹槽174内，第二绝缘层15的第一部15a设置于第二凹槽175内，且设置于第一封装元件17的第一绝缘层172、第一金属层171的第一部171a、第一金属层171的第二部171b、第二导电层14的第一部14a、第二导电层14的第二部14b及部分的半导体芯片11的第二面112之间，因此第一金属层171的第一部171a及第二部171b之间为相互分离设置。半导体芯片11容置于第一凹槽174，且半导体芯片11的第一面111与第一金属层171的一面共平面。由于第一金属层171包含至少一第一凹槽174，半导体芯片11容置于第一凹槽174且经由第二导电层14的第一部14a、第一金属层171的第一部171a及第二导电层14的第三部14c连接金属接脚12，因此封装结构1可具有较薄的厚度且使得嵌入式覆晶半导体芯片11具有较佳的抗压力。此外，封装结构1的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。

于一些实施例中，封装结构1还包含至少一绝缘结构18，绝缘结构18设置于第一封装元件17及第二封装元件16的侧边且环绕部分的金属接脚12。部分的金属接脚12设置于第一导电层13及第二导电层14的第三部14c之间，另外部分的金属接脚12嵌设于绝缘结构18中，再一部分的金属接脚12暴露出来。金属接脚12经由第二导电层14的第三部14c、第一金属层171的第一部171a及第二导电层14的第一部14a而连接于半导体芯片11的至少一第一导接端113，因此金属接脚12可视为封装结构1的导出端。于一些实施例中，绝缘结构18的材料种类与第二绝缘层15的材料种类相同。于另一些实施例中，绝缘结构18的材料种类与第二绝缘层15的材料种类不同。

于本实施例中，至少一半导体芯片11的数量为两个，两个半导体芯片11之间为水平设置，且设置于第一封装元件17及第二封装元件16之间。需注意的是，至少一半导体芯片11的数量并未限制于上述的两个，而可依据实际需求变化。

请参阅图2a至图2e，其中图2a至图2e为图1a的封装结构的封装方法的截面结构示意图。首先，如图2a所示，提供第一封装元件17及第二封装元件16。于本实施例中，第一封装元件17包含第一金属层171、第一绝缘层172及第二金属层173，其中第一金属层171形成于第一绝缘层172上，第一绝缘层172形成于第二金属层173上，因此第一绝缘层172形成于第一金属层171及第二金属层173之间。第二封装元件16包含第三金属层161、第三绝缘层162及第四金属层163，其中第四金属层163形成于第三绝缘层162上，第三绝缘层162形成于第三金属层161上。

接着，如图2b所示，第一封装元件17及第二封装元件16分别利用图形化制程形成。于本实施例中，图形化制程可包含阶段蚀刻制程，此外，图形化制程亦可包含蚀刻制程及金属电镀制程。于本实施例中，至少一第一凹槽174及至少一第二凹槽175形成于第一封装元件17的第一金属层171上，至少一第一突起部164形成于第二封装元件16的第三金属层161，且设置于第一凹槽174的对应位置。第二凹槽175位于第一凹槽174内，部分的第一绝缘层172经由第一凹槽174及第二凹槽175而暴露出来。第一金属层171包含利用第一凹槽174及第二凹槽175而相互分离的第一部171a及第二部171b。

接着，如图2c所示，提供至少一半导体芯片11、至少一金属接脚12、第一导电层13及第二导电层14，且至少一半导体芯片11、至少一金属接脚12、第一导电层13及第二导电层14设置于第一封装元件17及第二封装元件16之间。于本实施例中，部分的第一导电层13设置于第二封装元件16的第三金属层161及半导体芯片11的第一面111之间，另外部分的第一导电层13设置于第二封装元件16的第三金属层161及部分的金属接脚12的第一面121之间。第二导电层14包含相互分离的第一部14a、第二部14b及第三部14c，第一部14a设置于第一金属层171的第一部171a及半导体芯片11的至少一第一导接端113之间，第二部14b设置于第一金属层171的第二部171b及半导体芯片11的至少一第二导接端114之间，第三部14c设置于第一金属层171的第一部171a及金属接脚12的部分的第二面122之间。半导体芯片11设置于对应的第一突起部164及第一凹槽174的位置。于本实施例中，第一导电层13及第二导电层14可为但不限为导电液或导电薄膜。

接着，如图2d所示，执行压制制程及固化制程，使得至少一半导体芯片11、至少一金属接脚12、第一导电层13、第二导电层14、第一封装元件17及第二封装元件16相互结合。于本实施例中，部分的第一导电层13连接于第三金属层161的第一突起部164及半导体芯片11的第一面111，另外部分的第一导电层13连接于第三金属层161及金属接脚12的第一面121，第二导电层14的第一部14a连接于第一金属层171的第一部171a及半导体芯片11的至少一第一导接端113之间，第二导电层14的第二部14b连接于第一金属层171的第二部171b及半导体芯片11的至少一第二导接端114之间，第二导电层14的第三部14c连接于第一金属层171的第一部171a及金属接脚12的第二面122之间。半导体芯片11容置于第一凹槽174内，而半导体芯片11的第一面111与第一金属层171的一表面共平面。

接着，如图2e所示，执行填充制程，使得第二绝缘层15设置于第一封装元件17及第二封装元件16之间。接着，至少一绝缘结构18形成于第一封装元件17及第二封装元件16的侧边且环绕部分的金属接脚12，以使得部分的金属接脚12暴露出来，而形成封装结构1。于本实施例中，第二绝缘层15包含第一部15a、第二部15b及第三部15c。第一部15a设置于第一金属层171的第一部171a、第一金属层171的第二部171b、部分的第一绝缘层172、第二导电层14的第一部14a、第二导电层14的第二部14b及半导体芯片11的部分的第二面112之间，第二部15b设置于半导体芯片11、金属接脚12、第一导电层13、第三金属层161、第一金属层171的第一部171a、第二导电层14的第一部14a及第二导电层14的第三部14c之间，第三部15c设置于半导体芯片11、第三金属层161、第一金属层171的第二部171b、第二导电层14的第二部14b及第一导电层13之间。于本实施例中，部分的金属接脚12设置于第一导电层13及第二导电层14的第三部14c之间，另外部分的金属接脚12嵌设于绝缘结构18中，再一部分的金属接脚12暴露出来。金属接脚12经由第二导电层14的第三部14c、第一金属层171的第一部171a及第二导电层14的第一部14a连接于半导体芯片11的至少一第一导接端113，使得金属接脚12可视为封装结构1的导出端，而形成封装结构1，由上可知，形成第二绝缘层15后才形成绝缘结构18。于一些实施例中，第二绝缘层15及绝缘结构18系同时且于同一步骤中形成。

请参阅图3，其中图3为本案的第二实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图3所示，相较于图1的封装结构1，本实施例的封装结构1a还包含至少一第一导电柱21及多个第二导电柱22。半导体芯片11包含至少一第一导接端113及多个第二导接端114，第一导电柱21连接于半导体芯片11的第一导接端113，多个第二导电柱22连接于半导体芯片11的多个第二导接端114，且图1的第三金属层16的第一突起部164被省略而不需设置。于本实施例中，至少一第一导电柱21设置于第一凹槽174且连接于半导体芯片11的第一导接端113及第二导电层14的第一部14a之间，每一第二导电柱22设置于第一凹槽174且连接于半导体芯片11对应的第二导接端114及第二导电层14的第二部14b之间。此外，半导体芯片11的第一面111与金属接脚12的第一面121为共平面。第二绝缘层15的第一部15a设置于半导体芯片11、第一导电柱21、第二导电层14的第一部14a、第一金属层171的第一部171a、部分的第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第二导电柱22之间。于一实施例中，第一导电柱21为铜柱，第二导电柱22为铜柱。由于半导体芯片11的第一导接端113经由第一导电柱21而连接于第二导电层14的第一部14a，且半导体芯片11的第二导接端114经由多个第二导电柱22而连接于第二导电层14的第二部14b，使得半导体芯片11并非直接连接于第二导电层14，因此封装结构1a的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构1a，使得芯片黏着材料短路的问题得以预防。

于一些实施例中，于半导体芯片11的第一导接端113及第一导电柱21之间执行表面处理，以连接半导体芯片11的第一导接端113及第一导电柱21。于半导体芯片11的第二导接端114及第二导电柱22之间亦执行表面处理，以连接半导体芯片11的第二导接端114及第二导电柱22。于一些实施例中，一焊球设置于第一导电柱21及第二导电层14的第一部14a之间，以连接第一导电柱21及第二导电层14的第一部14a。而焊球亦设置于第二导电柱22及第二导电层14的第二部14b之间，以连接第二导电柱22及第二导电层14的第二部14b。于一些实施例中，第一金属层171被设计为多的部件。而垫片25形成于第一金属层171及第三金属层161之间，以根据电路设计而电连接于部分的第一金属层171及第三金属层161。

请参阅图4，其中图4为本案的第三实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图4所示，相较于图3的封装结构1a，本实施例的封装结构1b包含单一的第一导电柱21及单一的第二导电柱22。第二导电柱22连接于半导体芯片11的多个第二导接端114及第二导电层14的第二部14b之间。

请参阅图5，其中图5为本案的第四实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图5所示，相较于图1的封装结构1，本实施例的封装结构1c的第一金属层171还包含至少一凹部176，设置于邻近第一封装元件17的周围，第三金属层161还包含至少一第二突起部165，系对应于第一金属层171的凹部176的设置位置，部分的金属接脚12设置于凹部176，而半导体芯片11设置于第一凹槽174，半导体芯片11的第一面111系与金属接脚12的第一面121共平面。

请参阅图6，其中图6为本案的第五实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图6所示，相较于图5的封装结构1c，本实施例的封装结构1d还包含至少一第一导电柱21及多个第二导电柱22，半导体芯片11包含至少一第一导接端113及多个第二导接端114，第一导电柱21连接半导体芯片11的第一导接端113，多个第二导电柱22连接半导体芯片11的多个第二导接端114。于本实施例中，至少一导电柱21设置于第一凹槽174并连接于半导体芯片11的第一导接端113及第二导电层14的第一部14a之间，每一第二导电柱22设置于第一凹槽174并连接于半导体芯片11对应的第二导接端114及第二导电层14的第二部14b之间，半导体芯片11的第一面111与金属接脚12的第一面121共平面。第二绝缘层15的第一部15a设置于半导体芯片11、第一导电柱21、第二导电层14的第一部14a、第一金属层171的第一部171a、部分的第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第二导电柱22之间。于一实施例中，第一导电柱21为铜柱，且第二导电柱22为铜柱。由于半导体芯片11的第一导接端113经由第一导电柱21连接于第二导电层14的第一部14a，且半导体芯片11的第二导接端114经由多个第二导电柱22连接第二导电层14的第二部14b，使得半导体芯片11并非直接连接于第二导电层14，因此封装结构1d的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构1d，使得芯片黏着材料短路的问题得以预防。

请参阅图7，其中图7为本案的第六实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图7所示，相较于图6的封装结构1d，本实施例的封装结构1e包含单一的第一导电柱21及单一的第二导电柱22。第二导电柱22连接于半导体芯片11的第二导接端114及第二导电层14的第二部14b之间。

请参阅图8，其中图8为本案的第七实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图8所示，相较于图1的封装结构1，本实施例的封装结构1f还包含导电垫片23及第三导电层24，且图1的第三金属层16的第一突起部164被省略而不需设置。导电垫片23设置于半导体芯片11及第二封装元件16的第三金属层161之间，第一导电层13连接于半导体芯片11及导电垫片23之间，第三导电层24连接于导电垫片23及第三金属层161之间，且导电垫片23的一表面与金属接脚12的第一面121共平面。

请参阅图9，其中图9为本案的第八实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图9所示，相较于图8的封装结构1f，本实施例的封装结构1g还包含至少一第一导电柱21及多个第二导电柱22，半导体芯片11包含至少一第一导接端113及多个第二导接端114。第一导电柱21连接于半导体芯片11的第一导接端113，多个第二导电柱22连接于半导体芯片11的多个第二导接端114。于本实施例中，至少一第一导电柱21设置于第一凹槽174，且连接于半导体芯片11的第一导接端113及第二导电层14的第一部14a之间，每一第二导电柱22设置于第一凹槽174，且连接于半导体芯片11对应的第二导接端114及第二导电层14的第二部14b之间。第二绝缘层15的第一部15a设置于半导体芯片11、第一导电柱21、第二导电层14的第一部14a、第一金属层171的第一部171a、部分的第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第二导电柱22之间。于一实施例中，第一导电柱21为铜柱，且第二导电柱22为铜柱。由于半导体芯片11的第一导接端113经由第一导电柱21连接于第二导电层14的第一部14a，且半导体芯片11的第二导接端114经由多个第二导电柱22连接第二导电层14的第二部14b，使得半导体芯片11并非直接连接于第二导电层14，因此封装结构1g的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构1g，使得芯片黏着材料短路的问题得以预防。

请参阅图10，其中图10为本案的第九实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图10所示，相较于图9的封装结构1g，本实施例的封装结构1h包含单一的第一导电柱21及单一的第二导电柱22。第二导电柱22连接于半导体芯片11的多个第二导接端114及第二导电层14的第二部14b之间。

请参阅图11，其中图11为本案的第十实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图11所示，相较于图5的封装结构1c，本实施例的封装结构1i的第二封装元件16仅包含第三金属层161，而图5中的第三绝缘层162及第四金属层163则皆被省略而不需设置。第三金属层161的一侧与第一导电层13及第二绝缘层15相接触，第三金属层161的另一侧则暴露出来。第二绝缘层15的第二部15b更系设置于金属接脚12的第一面121及第三金属层161之间。半导体芯片11设置于第一凹槽174，部分的金属接脚12设置于凹部176，半导体芯片11的第一面111与金属接脚12的第一面121共平面。由于封装结构1i的第二封装元件16仅包含第三金属层161，故封装结构1i的散热效率较佳。

请参阅图12，其中图12为本案的第十一实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图12所示，相较于图11的封装结构1i，本实施例的封装结构1j还包含至少一第一导电柱21及多个第二导电柱22，半导体芯片11包含至少一第一导接端113及多个第二导接端114。第一导电柱21连接于半导体芯片11的第一导接端113，多个第二导电柱22连接于半导体芯片11的多个第二导接端114。于本实施例中，至少一第一导电柱21设置于第一凹槽174，且连接于半导体芯片11的第一导接端113及第二导电层14的第一部14a之间，每一第二导电柱22设置于第一凹槽174，且连接于半导体芯片11对应的第二导接端114及第二导电层14的第二部14b之间。第二绝缘层15的第一部15a设置于半导体芯片11、第一导电柱21、第二导电层14的第一部14a、第一金属层171的第一部171a、部分的第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第二导电柱22之间。于一实施例中，第一导电柱21为铜柱，且第二导电柱22为铜柱。由于半导体芯片11的第一导接端113经由第一导电柱21连接于第二导电层14的第一部14a，且半导体芯片11的第二导接端114经由多个第二导电柱22连接第二导电层14的第二部14b，使得半导体芯片11并非直接连接于第二导电层14，因此封装结构1j的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构1j，使得芯片黏着材料短路的问题得以预防。

请参阅图13，其中图13为本案的第十二实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图13所示，相较于图12的封装结构1j，本实施例的封装结构1k包含单一的第一导电柱21及单一的第二导电柱22。第二导电柱22连接于半导体芯片11的多个第二导接端114及第二导电层14的第二部14b之间。

请参阅图14，其中图14为本案的第十三实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图14所示，相较于图1的封装结构1，本实施例的封装结构1l的金属接脚12包含第一部123及第二部124。部分的第一部123设置于第一导电层13及第二导电层14的第三部14c之间，另外部分的第一部123嵌设于绝缘结构18中，再一部分的第一部123暴露出来。第二部124系垂直的连接于第一部123的一端且向外延伸，使得第一部123及第二部124形成l形。于本实施例中，金属接脚12的第二部124可插设于电路板(未图式)上对应的孔洞。

请参阅图15，其中图15为本案的第十四实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图15所示，相较于图14的封装结构1l，本实施例的封装结构1m还包含至少一第一导电柱21及多个第二导电柱22，半导体芯片11包含至少一第一导接端113及多个第二导接端114。第一导电柱21连接于半导体芯片11的第一导接端113，多个第二导电柱22连接于半导体芯片11的多个第二导接端114。于本实施例中，至少一第一导电柱21设置于第一凹槽174，且连接于半导体芯片11的第一导接端113及第二导电层14的第一部14a之间，每一第二导电柱22设置于第一凹槽174，且连接于半导体芯片11对应的第二导接端114及第二导电层14的第二部14b之间。第二绝缘层15的第一部15a设置于半导体芯片11、第一导电柱21、第二导电层14的第一部14a、第一金属层171的第一部171a、部分的第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第二导电柱22之间。于一实施例中，第一导电柱21为铜柱，且第二导电柱22为铜柱。由于半导体芯片11的第一导接端113经由第一导电柱21连接于第二导电层14的第一部14a，且半导体芯片11的第二导接端114经由多个第二导电柱22连接第二导电层14的第二部14b，使得半导体芯片11并非直接连接于第二导电层14，因此封装结构1m的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构1m，使得芯片黏着材料短路的问题得以预防。

请参阅图16，其中图16为本案的第十五实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图16所示，相较于图15的封装结构1m，本实施例的封装结构1n包含单一的第一导电柱21及单一的第二导电柱22。第二导电柱22连接于半导体芯片11的多个第二导接端114及第二导电层14的第二部14b之间。

请参阅图17a及图17b，图17a为本案的第十六实施例的封装结构的截面结构示意图，图17b为图17a所示的封装结构的上视图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图17a及图17b所示，相较于图1的封装结构1，本实施例的封装结构1o还包含外壳19，外壳19包含容置空间191及开孔192。开孔192与容置空间191相连通，外壳19覆盖于第二封装元件16、绝缘结构18及部分的金属接脚12，因此第二封装元件16及绝缘结构18与外壳19的容置空间191相连通。部分的第二封装元件16经由开孔192暴露出来，以将热能沿着第二散热通道散发出去，因此封装结构1o的散热效率可提升，且封装结构1o可利用外壳19减少碰撞。

请参阅图18，其中图18为本案的第十七实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图18所示，相较于图17a的封装结构1o，本实施例的封装结构1p还包含至少一第一导电柱21及多个第二导电柱22，半导体芯片11包含至少一第一导接端113及多个第二导接端114。第一导电柱21连接于半导体芯片11的第一导接端113，多个第二导电柱22连接于半导体芯片11的多个第二导接端114。于本实施例中，至少一第一导电柱21设置于第一凹槽174，且连接于半导体芯片11的第一导接端113及第二导电层14的第一部14a之间，每一第二导电柱22设置于第一凹槽174，且连接于半导体芯片11对应的第二导接端114及第二导电层14的第二部14b之间。第二绝缘层15的第一部15a设置于半导体芯片11、第一导电柱21、第二导电层14的第一部14a、第一金属层171的第一部171a、部分的第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第二导电柱22之间。于一实施例中，第一导电柱21为铜柱，且第二导电柱22为铜柱。由于半导体芯片11的第一导接端113经由第一导电柱21连接于第二导电层14的第一部14a，且半导体芯片11的第二导接端114经由多个第二导电柱22连接第二导电层14的第二部14b，使得半导体芯片11并非直接连接于第二导电层14，因此封装结构1p的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构1p，使得芯片黏着材料短路的问题得以预防。

请参阅图19，其中图19为本案的第十八实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图19所示，相较于图18的封装结构1p，本实施例的封装结构1q包含单一的第一导电柱21及单一的第二导电柱22。第二导电柱22连接于半导体芯片11的多个第二导接端114及第二导电层14的第二部14b之间。

请参阅图20，其中图20为本案的第十九实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图20所示，相较于图1的封装结构1，本实施例的封装结构1r的第一金属层171包含至少一第二凹槽175及至少一第三凹槽177，且至少一第一凹槽174被省略而不需设置。部分的第一绝缘层172经由至少一第二凹槽175及至少一第三凹槽177暴露出来。第三金属层161包含至少一第四凹槽166，且第一突起部164被省略而不需设置。部分的第三绝缘层162经由至少一第四凹槽166暴露出来，至少一第三凹槽177对应于至少一第四凹槽166的设置位置。第二绝缘层15的第三部15c设置于第三凹槽177及第四凹槽166，意即第二绝缘层15的第三部15c设置于第一绝缘层172、第三绝缘层162、第一导电层13、半导体芯片11及第二导电层14的第二部14b。于本实施例中，半导体芯片11的第一面111与金属接脚12的第一面121共平面。

请参阅图21a至图21e，其中图21a至图21e为图20的封装结构的封装方法的截面结构示意图。首先，如图21a所示，提供第一封装17及第二封装元件16。于本实施例中，第一封装元件17包含第一金属层171、第一绝缘层172及第二金属层173，其中第一金属层171形成于第一绝缘层172上，第一绝缘层172形成于第二金属层173上，因此第一绝缘层172形成于第一金属层171及第二金属层173之间。第二封装元件16包含第三金属层161、第三绝缘层162及第四金属层163，其中第四金属层163形成于第三绝缘层162上，第三绝缘层162形成于第三金属层161上。

接着，如图21b所示，第一封装元件17及第二封装元件16分别利用图形化制程形成。于本实施例中，图形化制程可包含阶段蚀刻制程，于本实施例中，至少一第二凹槽175及至少一第三凹槽177形成于第一封装元件17的第一金属层171，至少一第四凹槽166形成于第二封装元件16的第三金属层161，至少一第四凹槽166对应于至少一第三凹槽177的设置位置，部分的第一绝缘层172经由第二凹槽175及第三凹槽177暴露出来，部分的第三绝缘层162经由第四凹槽166暴露出来。第一金属层171包含第一部171a及第二部171b，第一部171a及第二部171b利用第二凹槽175而相互分离。

接着，如图21c所示，提供至少一半导体芯片11、至少一金属接脚12、第一导电层13及第二导电层14，且至少一半导体芯片11、至少一金属接脚12、第一导电层13及第二导电层14设置于第一封装元件17及第二封装元件16之间。于本实施例中，部分的第一导电层13设置于第二封装元件16的第三金属层161及半导体芯片11的第一面111之间，另外部分的第一导电层13设置于第二封装元件16的第三金属层161及金属接脚12的第一面121之间。第二导电层14包含相互分离的第一部14a、第二部14b及第三部14c，第一部14a设置于第一金属层171的第一部171a及半导体芯片11的至少一第一导接端113之间，第二部14b设置于第一金属层171的第二部171b及半导体芯片11的至少一第二导接端114之间，第三部14c设置于第一金属层171的第一部171a及金属接脚12的第二面122之间。半导体芯片11设置于第一金属层171及第三金属层161之间。于本实施例中，第一导电层13及第二导电层14可为但不限为导电液或导电薄膜。

接着，如图21d所示，执行压制制程及固化制程，使得至少一半导体芯片11、至少一金属接脚12、第一导电层13、第二导电层14、第一封装元件17及第二封装元件16相互结合。于本实施例中，部分的第一导电层13连接于第二封装元件16的第三金属层161及半导体芯片11的第一面111之间，另外部分的第一导电层13连接于第二封装元件16的第三金属层161及金属接脚12的第一面121之间。第一部14a连接于第一金属层171的第一部171a及半导体芯片11的至少一第一导接端113之间，第二部14b连接于第一金属层171的第二部171b及半导体芯片11的至少一第二导接端114之间，第三部14c连接于第一金属层171的第一部171a及金属接脚12的第二面122之间，而半导体芯片11的第一面111与金属接脚12的第一面121共平面。

接着，如图21e所示，执行填充制程，使得第二绝缘层15设置于第一封装元件17及第二封装元件16之间。接着，至少一绝缘结构18形成于第一封装元件17及第二封装元件16的侧边且环绕部分的金属接脚12，以使得部分的金属接脚12暴露出来，而形成封装结构1r。于本实施例中，第二绝缘层15包含第一部15a、第二部15b及第三部15c，第一部15a设置于第一金属层171的第一部171a、第一金属层171的第二部171b、部分的第一绝缘层172、第二导电层14的第一部14a、第二导电层14的第二部14b及部分的半导体芯片11的第二面112之间，第二部15b设置于半导体芯片11、金属接脚12、第一导电层13、第二封装元件16的第三金属层161、第一金属层171的第一部171a、第二导电层14的第一部14a及第二导电层14的第三部14c之间，第三部15c设置于第三凹槽177及第四凹槽166，且第三部15c设置于半导体芯片11、第二封装元件16的第三金属层161、第二封装元件16的第三绝缘层162、第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第一导电层13之间。于本实施例中，部分的金属接脚12设置于第一导电层13及第二导电层14的第三部14c之间，另外部分的金属接脚12嵌设于绝缘结构18中，再一部分的金属接脚12暴露出来。金属接脚12经由第二导电层14的第三部14c、第一金属层171的第一部171a及第二导电层14的第一部14a连接于半导体芯片11的至少一第一导接端113，使得金属接脚12可视为封装结构1r的导出端，而形成封装结构1r。

请参阅图22，其中图22为本案的第二十实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图22所示，相较于图20的封装结构1r，本实施例的封装结构1s还包含至少一第一导电柱21及多个第二导电柱22。半导体芯片11包含至少一第一导接端113及多个第二导接端114，第一导电柱21连接于半导体芯片11的第一导接端113，多个第二导电柱22连接于半导体芯片11的多个第二导接端114。于本实施例中，至少一第一导电柱21连接于半导体芯片11的第一导接端113及第二导电层14的第一部14a之间，每一第二导电柱22连接于半导体芯片11对应的第二导接端114及第二导电层14的第二部14b之间。此外，半导体芯片11的第一面111与金属接脚12的第一面121为共平面。第二绝缘层15的第一部15a设置于半导体芯片11、第一导电柱21、第二导电层14的第一部14a、第一金属层171的第一部171a、部分的第一绝缘层172、第一金属层171的第二部171b、第二导电层14的第二部14b及第二导电柱22之间。于一实施例中，第一导电柱21为铜柱，第二导电柱22为铜柱。由于半导体芯片11的第一导接端113经由第一导电柱21而连接于第二导电层14的第一部14a，且半导体芯片11的第二导接端114经由多个第二导电柱22而连接于第二导电层14的第二部14b，使得半导体芯片11并非直接连接于第二导电层14，因此封装结构1s的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构1s，使得芯片黏着材料短路的问题得以预防。

请参阅图23，其中图23为本案的第二十一实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图23所示，相较于图22的封装结构1s，本实施例的封装结构1t包含单一的第一导电柱21及单一的第二导电柱22。第二导电柱22连接于半导体芯片11的多个第二导接端114及第二导电层14的第二部14b之间。

请参阅图24，其中图24为本案的第二十二实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图24所示，相较于图20的封装结构1r，本实施例的封装结构1u还包含导电垫片23及第三导电层24，且第二封装元件16仅包含第三金属层161，而图20中的第三绝缘层162及第四金属层163被省略而不需设置。第三金属层161的一侧与第三导电层24及第二绝缘层15相接触，第三金属层161的另一侧则暴露出来。由于封装结构1u的第二封装元件16仅包含第三金属层161，故封装结构1u的散热效率较佳。导电垫片23设置于半导体芯片11及第二封装元件16的第三金属层161之间，第一导电层13连接于半导体芯片11及导电垫片23之间，第三导电层24连接于导电垫片23及第三金属层161之间。

请参阅图25，其中图25为本案的第二十三实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图25所示，相较于图20的封装结构1r，本实施例的封装结构1v的金属接脚12包含第一部123及第二部124。部分的第一部123设置于第一导电层13及第二导电层14的第三部14c之间，另外部分的第一部123嵌设于绝缘结构18，再一部分的第一部123则暴露出来。第二部124系垂直的连接于第一部123的一端且向外延伸，使得第一部123及第二部124形成l形。于本实施例中，金属接脚12的第二部124可插设于电路板(未图式)上对应的孔洞。

请参阅图26，其中图26为本案的第二十四实施例的封装结构的截面结构示意图。于本实施例中，封装结构的组成部分及组件相似于前述第一实施例的封装结构的组成部分及组件，其中相同组件符号代表相同的组件，于此不再赘述。如图26所示，相较于图20的封装结构1r，本实施例的封装结构1w还包含外壳19，外壳19包含容置空间191及开孔192。开孔192与容置空间191相连通，外壳19覆盖于第二封装元件16、绝缘结构18及部分的金属接脚12，因此第二封装元件16及绝缘结构18与外壳19的容置空间191相连通。部分的第二封装元件16经由开孔192暴露出来，以将热能沿着第二散热通道散发出去，因此封装结构1w的散热效率可提升，且封装结构1w可利用外壳19减少碰撞。

综上所述，本案的实施例系提供一种封装结构，至少一半导体芯片设置于第一封装元件及第二封装元件之间，且利用双面冷却机构以将热能散发出去，因此本案的封装结构的散热效率较佳，且结构较为简易，并可应用于覆晶半导体芯片。此外，半导体芯片的第一导接端经由第一导电柱连接于第二导电层的第一部，半导体芯片的第二导接端经由至少一第二导电柱连接于第二导电层的第二部，使得半导体芯片并非直接连接于第二导电层，因此封装结构的导电线路的线宽/线距比(linewidth/linespaceratio)也较佳。此外，至少一超薄覆晶ic嵌设于封装结构，使得芯片黏着材料短路的问题得以预防。