半导体装置和制造半导体装置的方法与流程

本公开总体上涉及电子装置，并且更明确地说涉及半导体装置和制造半导体装置的方法。

背景技术：

先前的半导体封装和形成半导体封装的方法不够好，例如，使得成本过高、可靠性降低、性能相对较低或封装尺寸过大。通过将常规和传统方法与本公开进行比较并且参考附图，本领域的技术人员将清楚此类方法的其它局限性和缺点。

技术实现要素：

在本发明的一态样中，一种半导体装置，其包括：电子装置，所述电子装置包括：装置顶部侧，所述装置顶部侧包括装置第一端子；装置底部侧，所述装置底部侧与所述装置顶部侧相对；以及装置第一侧壁，所述装置第一侧壁在所述装置顶部侧与所述装置底部侧之间；以及衬底，所述衬底包括：介电材料，所述介电材料包括：介电质顶部区段，所述介电质顶部区段在所述装置顶部侧之上，其中所述介电质顶部区段包括在所述装置第一端子之上的介电质第一开口；介电质侧区段，所述介电质侧区段在所述装置第一侧壁之上并且与所述介电质顶部区段相连；以及介电质底部区段，所述介电质底部区段包括与所述装置底部侧大体上共面并且与所述介电质侧区段相连的下表面；以及第一导电材料，所述第一导电材料包括：第一导电顶部区段，所述第一导电顶部区段在所述介电质顶部区段之上并且穿过所述介电质第一开口耦合到所述装置第一端子；第一导电侧区段，所述第一导电侧区段在所述介电质侧区段之上并且与所述第一导电顶部区段相连；以及第一导电底部区段，所述第一导电底部区段在所述介电质底部区段之上并且与所述第一导电侧区段相连。在半导体装置中，所述装置底部侧限定装置底部平面；与所述第一导电顶部区段的下表面相比，所述第一导电底部区段的上表面更接近于所述装置底部平面。在半导体装置中，所述第一导电侧区段大体上正交于所述第一导电顶部区段和所述第一导电底部区段；并且所述第一导电顶部区段和所述第一导电底部区段大体上不彼此重叠。半导体装置进一步包括：包封料，所述包封料在所述衬底之上，形成所述装置第一侧壁的边界，并且包括包封料第一侧壁；其中：所述介电质底部区段包括由所述包封料第一侧壁暴露并且与所述包封料第一侧壁大体上共面的介电质第一末端；并且所述第一导电底部区段包括被所述包封料第一侧壁覆盖的第一导电端点，与所述第一导电底部区段的任何其它点相比，所述第一导电端点更接近于所述包封料第一侧壁。半导体装置进一步包括：电子组件，所述电子组件包括：组件底部侧；组件第一端子，所述组件第一端子在所述组件底部侧上；以及组件侧壁；以及第一内部互连件，所述第一内部互连件在所述第一导电顶部区段之上并且耦合到所述组件第一端子。在半导体装置中，所述电子组件包括：组件介电材料，所述组件介电材料在所述组件底部侧之上并且暴露所述组件第一端子；以及组件导电材料，所述组件导电材料在所述组件介电层之上，从所述组件第一端子侧向地延伸，并且将所述组件第一端子耦合到所述第一内部互连件。半导体装置进一步包括：包封料，所述包封料在所述组件底部侧与所述衬底之间延伸，形成所述装置第一侧壁和所述第一内部互连件的边界，并且包括包封料第一侧壁；其中所述包封料第一侧壁与所述组件侧壁和所述衬底的介电质第一层大体上共面。在半导体装置中，所述组件第一端子穿过所述介电质第一开口通过所述第一内部互连件和所述第一导电顶部区段耦合到所述装置第一端子。在半导体装置中，所述第一内部互连件从所述组件第一端子和所述装置第一端子侧向地偏移。半导体装置进一步包括：第一外部互连件，所述第一外部互连件在所述衬底的底部上；其中所述组件第一端子通过所述第一内部互连件、所述衬底的所述第一导电顶部区段、所述第一导电侧区段以及所述第一导电底部区段耦合到所述第一外部互连件。在半导体装置中，所述组件第一端子穿过所述介电质第一开口通过所述第一内部互连件和所述第一导电顶部区段耦合到所述装置第一端子。在半导体装置中，所述电子装置包括：装置第二侧壁，所述装置第二侧壁在所述装置顶部侧与所述装置底部侧之间；所述介电质侧区段在所述装置第二侧壁之上延伸；所述衬底包括第二导电材料，所述第二导电材料包括：第二导电顶部区段，所述第二导电顶部区段在所述介电质顶部区段之上；第二导电侧区段，所述第二导电侧区段在所述介电质侧区段之上、在所述装置第二侧壁之上并且与所述第二导电顶部区段相连；以及第二导电底部区段，所述第二导电底部区段在所述介电质底部区段之上并且与所述第二导电侧区段相连。半导体装置进一步包括：电子组件，所述电子组件包括：组件底部侧；组件第一端子，所述组件第一端子在所述组件底部侧上；组件第二端子，所述组件第二端子在所述组件底部侧上；以及组件侧壁；第一内部互连件，所述第一内部互连件耦合到所述组件第一端子；第二内部互连件，所述第二内部互连件耦合到所述组件第二端子；第一外部互连件，所述第一外部互连件在所述衬底的底部上；以及第二外部互连件，所述第二外部互连件在所述衬底的底部上；其中：所述组件第一端子穿过所述介电质第一开口通过所述第一内部互连件和所述第一导电顶部区段耦合到所述装置第一端子；所述组件第二端子通过所述第二内部互连件、所述第二导电顶部区段、所述第二导电侧区段以及所述第二导电底部区段耦合到所述第二外部互连件。

在本发明的另一态样中，一种半导体装置，其包括：电子装置，所述电子装置包括：装置顶部侧；装置底部侧，所述装置底部侧与所述装置顶部侧相对；以及装置侧壁，所述装置侧壁在所述装置顶部侧与所述装置底部侧之间；第一导体，所述第一导体包括：第一导体侧区段，所述第一导体侧区段在所述装置侧壁上；第一导体顶部区段，所述第一导体顶部区段在所述装置顶部侧上并且耦合到所述第一导体侧区段；以及第一导体底部区段，所述第一导体底部区段耦合到所述第一导体侧区段；以及保护材料，所述保护材料覆盖所述第一导体和所述电子装置；其中：所述第一导体顶部区段的下表面高于所述装置顶部侧；并且所述第一导体底部区段的上表面低于所述装置顶部侧。半导体装置进一步包括：外部互连件，所述外部互连件耦合到所述第一导体底部区段并且由所述保护材料暴露；电子组件，所述电子组件包括：组件底部侧；以及组件第一端子，所述组件第一端子在所述组件底部侧上；以及第一内部互连件，所述第一内部互连件耦合到所述组件第一端子和所述第一导体顶部区段；其中所述组件第一端子通过所述第一内部互连件、所述第一导体顶部区段、所述第一导体侧区段以及所述第一导体底部区段耦合到所述外部互连件。在半导体装置中，所述电子装置包括在所述装置顶部侧上的装置第一端子；并且所述组件第一端子通过所述第一内部互连件和所述第一导体顶部区段耦合到所述装置第一端子。半导体装置进一步包括：介电质，所述介电质在所述电子装置与所述第一导体之间；其中：所述保护材料包括保护性侧壁；所述电子组件包括由所述保护性侧壁暴露并且与所述保护性侧壁共面的组件侧壁；并且所述介电质包括由所述保护性侧壁暴露并且与所述保护性侧壁共面的介电质侧壁。半导体装置进一步包括：介电质，所述介电质在所述电子装置与所述第一导体之间；其中所述装置底部侧由所述介电质来暴露。

在本发明的又另一态样中，一种方法，其包括：提供电子装置，所述电子装置包括：装置顶部侧，所述装置顶部侧包括装置第一端子；装置底部侧，所述装置底部侧与所述装置顶部侧相对；以及装置第一侧壁，所述装置第一侧壁在所述装置顶部侧与所述装置底部侧之间；以及提供介电质，所述介电质包括：介电质顶部区段，所述介电质顶部区段在所述装置顶部侧之上，其中所述介电质顶部区段包括在所述装置第一端子之上的介电质第一开口；介电质侧区段，所述介电质侧区段在所述装置第一侧壁之上并且与所述介电质顶部区段相连；以及介电质底部区段，所述介电质底部区段与所述介电质侧区段相连；其中：所述介电质底部区段的下表面与所述装置底部侧大体上共面；并且所述介电质底部区段的上表面低于所述介电质顶部区段的上表面。方法进一步包括：提供导体，所述导体包括：导体顶部区段，所述导体顶部区段在所述介电质顶部区段之上；导体侧区段，所述导体侧区段在所述介电质侧区段之上并且与所述第一导电顶部区段相连；以及导体底部区段，所述导体底部区段在所述介电质底部区段之上并且与所述第一导电侧区段相连；提供电子组件，所述电子组件包括：组件底部侧；以及组件第一端子，所述组件第一端子在所述组件底部侧上；耦合第一内部互连件与所述组件第一端子和所述导体顶部区段；以及通过所述介电质底部区段耦合外部互连件与所述导体底部区段；其中：提供所述介电质包括：提供与所述电子装置的轮廓共形的所述介电质；提供所述导体包括：提供与所述介电质和所述电子装置的轮廓共形的所述导体；以及提供穿过所述介电质第一开口并且耦合到所述装置第一端子的所述导体顶部区段的一部分；并且耦合所述外部互连件包括：通过所述第一内部互连件、所述导体顶部区段、所述导体侧区段以及所述导体底部区段耦合所述组件第一端子与所述外部互连件。方法进一步包括：提供导体，所述导体包括：导体顶部区段，所述导体顶部区段在所述介电质顶部区段之上；导体侧区段，所述导体侧区段在所述介电质侧区段之上并且与所述第一导电顶部区段相连；以及导体底部区段，所述导体底部区段在所述介电质底部区段之上并且与所述第一导电侧区段相连；以及在所述导体、所述介电质以及所述电子装置之上提供包封料；其中：提供所述介电质包括：提供与所述电子装置的轮廓共形的所述介电质；提供所述导体包括：提供与所述介电质和所述电子装置的轮廓共形的所述导体；以及提供穿过所述介电质第一开口并且耦合到所述装置第一端子的所述导体顶部区段的一部分；并且提供所述包封料包括：提供与所述导体顶部区段、所述导体侧区段以及所述导体底部区段共形的所述包封料的底部。

附图说明

图1示出示例半导体装置的横截面图。

图2a到2h示出制造示例半导体装置的示例方法的横截面图。

以下论述提供半导体装置和制造半导体装置的方法的各种实例。此类实例是非限制性的，并且所附权利要求书的范围不应限于公开的特定实例。在下文论述中，术语“实例”和“例如”是非限制性的。

图式说明了一般的构造方式，并且可能会省略熟知特征和技术的描述和细节以免不必要地混淆本公开。另外，图式中的元件未必按比例绘制。例如，图式中的一些元件的尺寸可能相对于其它元件放大，以便提高对本公开中论述的实例的理解。不同图式中的相同附图标记表示相同的元件。

术语“或”表示由“或”连接的列表中的项目中的任何一个或多个项目。作为实例，“x或y”表示三元素集合{(x),(y),(x,y)}中的任何元素。作为另一实例，“x、y或z”表示七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。

术语“包括”和/或“包含”为“开放”术语，并且指定所陈述特征的存在，但并不排除一个或多个其它特征的存在或添加。

在本文中可以使用术语“第一”、“第二”等来描述各种元件，并且这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件。因此，例如，在不脱离本公开的教导的情况下，本公开中论述的第一元件可以被称为第二元件。

除非另外指定，否则术语“耦合”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。例如，如果元件a耦合到元件b，则元件a可以直接接触元件b或通过插入元件c间接连接到元件b。类似地，术语“在……之上”或“在……上”可以用于描述彼此直接接触的两个元件或描述通过一个或多个其它元件间接连接的两个元件。

具体实施方式

在一个实例中，一种半导体装置可以包括：(a)电子装置，所述电子装置包括包含装置第一端子的装置顶部侧、与所述装置顶部侧相对的装置底部侧，以及在所述装置顶部侧与所述装置底部侧之间的装置第一侧壁；以及(b)衬底。所述衬底可以包括介电材料，所述介电材料包括：(a)介电质顶部区段，所述介电质顶部区段在所述装置顶部侧之上，其中所述介电质顶部区段包括在所述装置第一端子之上的介电质第一开口；(b)介电质侧区段，所述介电质侧区段在所述装置第一侧壁之上并且与所述介电质顶部区段相连；以及(c)介电质底部区段，所述介电质底部区段包括与所述装置底部侧大体上共面并且与所述介电质侧区段相连的下表面。所述衬底还可以包括第一导电材料，所述第一导电材料包括：(a)第一导电顶部区段，所述第一导电顶部区段在所述介电质顶部区段之上并且穿过所述介电质第一开口耦合到所述装置第一端子；(b)第一导电侧区段，所述第一导电侧区段在所述介电质侧区段之上并且与所述第一导电顶部区段相连；以及(c)第一导电底部区段，所述第一导电底部区段在所述介电质底部区段之上并且与所述第一导电侧区段相连。

在一个实例中，一种半导体装置可以包括：(a)电子装置，所述电子装置包括装置顶部侧、与所述装置顶部侧相对的装置底部侧，以及在所述装置顶部侧与所述装置底部侧之间的装置侧壁；(b)第一导体，所述第一导体包括在所述装置侧壁上的第一导体侧区段、在所述装置顶部侧上并且耦合到所述第一导体侧区段的第一导体顶部区段，以及耦合到所述第一导体侧区段的第一导体底部区段；以及(c)保护材料，所述保护材料覆盖所述第一导体和所述电子装置。所述第一导体顶部区段的下表面可以高于所述装置顶部侧，并且所述第一导体底部区段的上表面可以低于所述装置顶部侧。

在一个实例中，一种方法可以包括：(a)提供电子装置，所述电子装置包括包含装置第一端子的装置顶部侧、与所述装置顶部侧相对的装置底部侧，以及在所述装置顶部侧与所述装置底部侧之间的装置第一侧壁；以及(b)提供包括在所述装置顶部侧之上的介电质顶部区段的介电质，其中所述介电质顶部区段包括在所述装置第一端子之上的介电质第一开口、在所述装置第一侧壁之上并且与所述介电质顶部区段相连的介电质侧区段，以及与所述介电质侧区段相连的介电质底部区段。所述介电质底部区段的下表面可与所述装置底部侧大体上共面。所述介电质底部区段的上表面可以低于所述介电质顶部区段的上表面。

本公开中包含其它实例。在图式、权利要求书和/或本公开的描述中可以找到此类实例。

图1示出示例半导体装置100的横截面图。在图1中示出的实例中，半导体装置100可以包括电子装置110、电子组件130、衬底120和140、互连件150和170，以及包封料160。

电子装置110可以包括端子111。端子111可以形成在电子装置110的顶表面上。衬底120可以包括介电结构121和导电结构122。导电结构122可电连接到电子装置110的端子111。

电子组件130可以包括端子131。端子131可以形成在电子组件130的底表面上。衬底140可以包括介电结构141和导电结构142。导电结构142可以电连接到电子组件130的端子131。衬底140可以形成在电子组件130的底表面上。

互连件150可以由导电材料形成并且可以电连接导电结构142和导电结构122。互连件170可以由导电材料形成并且可以形成在衬底140的底表面上。互连件170可电连接到导电结构142。包封料160可插入于衬底120的顶表面与衬底140的底表面之间。

衬底120和140、互连件150和170以及包封料160可以包括或被称作半导体封装101，它可以为电子装置110和电子组件130提供保护以免受外部元件及/或环境暴露影响。另外，半导体封装101可提供外部电组件与端子111和131之间的电耦合。

图2a到2h示出制造半导体装置100的示例方法的横截面图。

图2a示出在早期制造阶段的半导体装置100的横截面图。在图2a中示出的实例中，电子装置110可以安装在托架10的顶表面10a上。此处，可暴露托架10的顶表面10a的一部分。托架10的实例可以包括硅、低等级硅、玻璃、碳化硅、蓝宝石、石英、陶瓷、金属氧化物、金属等。

电子装置110的装置底部侧110b可以例如在装置底部侧110b与顶表面10a之间使用粘合剂而紧固到托架10的顶表面10a上。在一些实例中，粘合剂可为液相环氧粘合剂、粘合膜或粘合带。

在一些实例中，电子装置110可以包括或被称作电子组件、半导体管芯或半导体封装。电子装置110可以包括例如半导体材料，如硅(si)。电子装置110可以包括设置在其装置顶部侧110a上的多个端子111。电子装置110可以包括无源电子电路和/或有源电子电路，如晶体管。电子装置110可以具有在约75μm到约775μm范围内的厚度。托架10可以在以下制造工艺中促进电子装置110的处置并且可以保护电子装置110。

在一些实例中，端子111可以包括或被称作管芯垫。端子111可以包括例如导电材料，如金属材料、铝、铜、铝合金或铜合金。

图2b示出在后期制造阶段的半导体装置100的横截面图。在图2b中示出的实例中，可以形成大体上均匀厚度的介电结构121用来遮盖托架10的顶表面10a和电子装置110的暴露表面。介电结构121包括在装置顶部侧110a之上的大体上水平介电质顶部区段121、在托架10或装置底部平面110p之上延伸的大体上水平介电质底部区段121b，以及在装置侧壁110c之上的大体上竖直介电质侧区段121c。装置底部平面110p可由装置底部侧110b限定。介电质底部区段121b的上表面可以由介电质顶部区段121a暴露。介电质底部区段121b的下表面可以与装置底部侧110b大体上共面。介电质底部区段121b的上表面可以低于介电质顶部区段121a的上表面，或低于介电质顶部区段121a的下表面。介电质顶部区段121a和介电质底部区段121b可各自与介电质侧区段121c连接或相连。介电质121可以与托架10和电子装置110共形的方式施加或形成，以便获取或符合电子装置110和托架10的轮廓或组合形状。

介电结构121可以具有在5μm到10μm范围内的厚度。在一些实例中，介电结构121可以包括或被称作介电质、介电层、介电材料、非导电材料或绝缘体。介电结构121可以包括例如绝缘材料，如聚合物、聚酰亚胺(pi)、苯并环丁烯(bcb)、聚苯并恶唑(pbo)、双马来酰亚胺三嗪(bt)、模制材料、酚醛树脂、环氧树脂、硅酮或丙烯酸酯聚合物。形成介电结构121的实例可以包括使用旋涂、喷涂、印刷、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、薄片层压或蒸发。

图2c示出在后期制造阶段的半导体装置100的横截面图。在图2c中示出的实例中，暴露端子111的开口121x可通过图案化介电结构121形成。暴露托架10的顶表面10a的一部分的开口121y也可在此阶段形成。例如，在形成暴露介电结构121的对应于开口121x和开口121y的区的掩模图案之后，可例如通过蚀刻去除介电结构121的此类暴露区，由此形成开口121x和开口121y。光刻胶可用作掩模图案。

在一些实例中，开口121x和121y可以包括或被称作开孔或通孔。开口121x可以具有比端子111小的周长。相应地，介电结构121可覆盖端子111的外部周边的部分或保持在端子111的外部周边的部分之上。开口121y可以具有在约10μm到约100μm范围内的平面尺寸。

图2d示出在后期制造阶段的半导体装置100的横截面图。在图2d中示出的实例中，可以形成覆盖开口121x、开口121y和介电结构121的暴露表面的导电结构122。

导电结构122可以包括或被称作一个或多个导电材料、导体或导电层、图案或迹线，如导体122x、122y和122z。在本实例中，导体122x、122y和122z可以由单个导电层形成，此导电层可通过一个或多个导电子层限定，例如，由在种子子层之上的主要子层限定。导体122x、122y或122z可以彼此类似，并且可以包括邻近于电子装置110的相应侧的相应导体顶部区段、导体侧区段122c或导体底部区段122b。导体122x和122y在电子装置110的装置顶部侧110a之上延伸，并且可以分别具有连接到通过相应开口121x暴露的相应端子111的第一端子部分。导体122x也具有通过介电结构121的相应开口121y暴露和/或延伸的第二端子部分。导体122x的第一和第二端子部分彼此通过导体122x的导电路径连接。导体122x在介电结构121上并且包括在介电质顶部区段121a和装置顶部侧110a之上大体上水平延伸的导体顶部区段122a、在介电质侧区段121c和装置侧壁110c之上大体上竖直延伸的导体侧区段122c，以及在介电质底部区段121b之上和在托架10之上大体上水平延伸超过电子装置110的周边的导体底部区段122b。导体顶部区段122a和导体底部区段122b可各自与导体侧区段122c连接或相连。在一些实例中，导体侧区段122c可大体上正交于导体顶部区段122a和导体底部区段122b。在一些实例中，导体顶部区段122a和导体底部区段122b大体上不彼此重叠。在一些实例中，与导体顶部区段122a的下表面相比，导体底部区段122b的上表面可能更接近于装置底部平面110p。在一些实例中，导体顶部区段122a的下表面可以高于装置顶部侧110a，并且导体底部区段122b的上表面可以大体上平行于导体顶部区段122a的下表面但低于装置顶部侧110a。

导体122z同样延伸并且具有在电子装置110的装置顶部侧110a之上的第一端子部分，但如本实例中所示出，导体122z不必连接到电子装置110或任何端子111。导体122z也具有通过介电结构121的相应开口121y暴露和/或延伸的第二端子部分。导体122z的第一和第二端子部分通过导体122z的导电路径彼此连接，其中此类导电路径在介电结构121上，并且在电子装置110的装置顶部侧110a之上大体上水平地延伸，在电子装置110的装置侧壁110c之上大体上竖直地延伸，并且在托架10之上大体上水平地延伸到超过电子装置110的周边。

尽管为简单起见用单个导电结构122和单个介电结构121说明本实例，但此类元件可分别表示可彼此交替堆叠的一个或多个导电结构或层和/或一个或多个介电结构或层。在相同或其它实例中，导电结构122的一个或多个部分可以具有或可以形成有彼此堆叠的一个或多个导电材料的一个或多个层。

导电结构122可以具有在约3μm到约10μm范围内的厚度。在一些实例中，导电结构122可以包括导电材料，例如钛(ti)、钛-钨(tiw)、铜(cu)，或ti、tiw或cu的合金。

形成导电结构122的实例可以包括使用物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)、等离子体气相沉积、无电镀覆或电解镀覆。在一些实例中，pvd可以包括或被称作溅射。

导电结构122的导体122x、122y或122z，或它们相应的导体顶部区段122a、导体侧区段122c或导体底部区段122b可同时或者以与托架10和电子装置110共形的方式施加或形成，以便获取或符合介电质121、电子装置110或托架10的轮廓或组合形状。

图2e示出在后期制造阶段的半导体装置100的横截面图。在图2e中示出的实例中，电子组件130可安装在导电结构122上，在电子组件130的底部侧130b上具有衬底140和内部互连件150。电子组件130可以包括被称作电子装置、半导体管芯、半导体封装和/或插入件。电子组件130可以包括例如半导体材料，如硅(si)。电子组件130可包括设置在其底部侧130b上的多个端子131。电子组件130可以包括无源电子电路和/或有源电子电路，如晶体管。电子组件130可以具有在约75μm到约775μm范围内的厚度。

另外可在电子组件130的底部侧130b上设置衬底140和互连件150。衬底140可以包括覆盖电子组件130的底部侧130b并暴露端子131的介电结构141，以及电连接到通过介电结构141暴露的端子131的导电结构142。在一些实例中，衬底140、介电结构141和/或导电结构142可类似于衬底120、介电结构121和/或导电结构122。导电结构142可以具有在电子组件130的底部侧130b之上延伸的多个导体、图案或迹线。例如，组件导体142x、142y和142z中的每一个可以具有与对应互连件150耦合的相应第一端子部分、耦合到通过介电结构141暴露的电子组件130的对应端子131的相应第二端子部分，以及将导体142x、142y和142z中的每一个的对应第一及第二端子部分连接在一起的相应导电路径。在本实例中，相应互连件150同时将导体142x耦合到导体122x、将导体142y耦合到导体122y，并且将导体142z耦合到导体122z。例如，互连件1501耦合到导体顶部区段122a，并且通过组件导体142x耦合到组件端子1311。另外，组件端子1311通过互连件1501、导体顶部区段122a和介电质开口121x耦合到装置端子1111。在本实例中，组件介电结构141位于组件底部侧130b上，从而使组件端子1311暴露，并且导体142x在组件介电结构141之上从组件端子1311侧向地延伸，使得组件端子1311相对于互连件1501侧向地偏移。此外，内部互连件1501沿着导体顶部区段122a耦合，使得它相对于装置端子1111侧向地偏移。在一些实例中，内部互连件150可通过相应端子(如形成于此类相应导体上的衬垫和/或凸点下金属化(ubm))耦合到导电结构142的相应导体和/或导电结构122的相应导体。

连同介电结构141一起构成衬底140的导电结构142可为用于重布电子组件130的端子131的电连接的布线。导电结构142可以具有在约3μm到约10μm范围内的厚度，并且介电结构141可以具有在约5μm到约10μm范围内的厚度。

介电结构141可以包括或被称作例如一个或多个介电层、非导电材料或绝缘体。介电结构141可以包括例如绝缘材料，如聚合物、聚酰亚胺(pi)、苯并环丁烯(bcb)、聚苯并恶唑(pbo)、双马来酰亚胺三嗪(bt)、模制材料、酚醛树脂、环氧树脂、硅酮或丙烯酸酯聚合物。形成介电结构141的实例可以包括使用旋涂、喷涂、印刷、物理气相沉积(pvd)、化学气相沉积(cvd)、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、薄片层压或蒸发。另外，可以通过蚀刻其中形成电子组件130的端子131的部分来暴露介电结构141。

在一些实例中，导电结构142可以包括导电材料，例如钛(ti)、钛-钨(tiw)、铜(cu)，或ti、tiw或cu的合金。形成导电结构142的实例可以包括使用物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)、等离子体气相沉积、无电镀覆或电解镀覆。在一些实例中，pvd可以包括或被称作溅射。另外，可以使用掩模图案来图案化导电结构142以提供分别电连接到端子131的多个图案。

互连件150可以电连接到导电结构142的底表面142b。互连件150可以设定成同样尺寸。互连件150可以包括锡(sn)、银(ag)、铅(pb)、铜(cu)、sn-pb、sn37-pb、sn95-pb、sn-pb-ag、sn-cu、sn-ag、sn-au、sn-bi或sn-ag-cu。在一些实例中，互连件150可包括焊球，和/或具有被焊料覆盖的固体金属芯的金属芯球。在一些实例中，互连件150可以包括金属柱，如铜柱，所述金属柱可放置或形成于导电结构142上，并且所述金属柱可以具有焊料尖端或末端。互连件150可以具有在约5μm到约100μm范围内的尺寸。

形成互连件150的实例包含使用球降(balldrop)工艺、丝网印刷工艺或电镀工艺。在一些实例中，包括焊料的导电材料可以使用焊球降落工艺形成于导电结构142的底表面上。此处，导电结构142的底表面142b可设置成面朝上。可以使用回焊工艺将电子组件130和衬底140加热到预定温度，并且互连件150的形状在回焊期间可以变化。

在一些实例中，可以使用大规模回焊工艺、热压工艺或激光粘结工艺将具有衬底140和互连件150的电子组件130电连接到衬底120的导电结构122。互连件150可以插入于导电结构122与导电结构142之间用来电连接衬底120和衬底140。互连件150可以通过衬底120和衬底140在电子装置110与电子组件130之间传送电流或信号。另外，一个或多个互连件150可以连接到未电连接到电子装置110的导体，如导体122z。在一些实例中，互连件150可通过衬底140和衬底120将电子组件130电连接到电子装置110。在相同或其它实例中，一个或多个互连件150可将电子组件130电连接到导电结构122的导体，所述导体延伸超过电子装置110的周边并且通过介电结构121的开口121y来暴露。

在一些实例中，可以用作半导体装置100的部分的衬底中的一个或多个(如衬底140或120)可为重布层(“rdl”)衬底。rdl衬底可以包括(a)可以在将与rdl衬底电耦合的电子装置之上逐层形成或(b)可以在将电子装置和rdl衬底耦合在一起之后完全去除或至少部分地去除的载体之上逐层形成的一个或多个导电重布层和一个或多个介电层。rdl衬底可以在圆形晶圆上以晶圆级工艺逐层制造为晶圆级衬底，和/或在矩形或方形面板载体上以面板级工艺逐层制造为面板级衬底。rdl衬底可以以加成堆积工艺形成，此加成堆积工艺可以包含一个或多个介电层与限定相应导电重布图案或迹线的一个或多个导电层交替堆叠，所述导电重布图案或迹线被配置成共同(a)将电迹线扇出电子装置的占用空间外，和/或(b)将电迹线扇入电子装置的占用空间内。可以使用电镀工艺或无电镀覆工艺等镀覆工艺来形成导电图案。导电图案可以包括导电材料，例如铜或其它可镀覆金属。可以使用光图案化工艺，例如光刻工艺和用于形成光刻掩模的光刻胶材料来制作导电图案的位置。rdl衬底的介电层可以利用可以包含光刻掩模的光图案化工艺来图案化，通过所述光刻掩模，光暴露于光图案期望的特征，如介电层中的通孔。介电层可以由聚酰亚胺(pi)、苯并环丁烯(bcb)或聚苯并恶唑(pbo)等可光成像(photo-definable)的有机介电材料制成。此类介电材料可以以液体形式旋涂或以其它方式涂覆，而不是以预先形成的膜的形式附接。为了允许期望的光限定特征适当地形成，此类可光成像的介电材料可以省略结构增强剂，或者可以是无填料的，并且没有可能会干扰来自光图案化工艺的光的股线、织造物或其它颗粒。在一些实例中，无填料介电材料的此类无填料特性可以使得所得的介电层的厚度减小。尽管上文描述的可光成像的介电材料可以是有机材料，但是在其它实例中，rdl衬底的介电材料可以包括一个或多个无机介电层。一个或多个无机介电层的一些实例可以包括氮化硅(si3n4)、氧化硅(sio2)和/或sion。所述一个或多个无机介电层可以不是通过使用光限定的有机介电材料而是通过使用氧化或氮化工艺生长无机介电层来形成。此类无机介电层可以是无填料的，并且没有股线、织造物或其它不同的无机颗粒。在一些实例中，rdl衬底可以省略永久性芯结构或载体，例如包括双马来酰亚胺三嗪(bt)或fr4的介电材料，并且这些类型的rdl衬底可以被称为无芯衬底。本公开中的其它衬底也可以包括rdl衬底。

在一些实例中，可以用作半导体装置100的部分的衬底中的一个或多个衬底，如衬底140，可为预先形成的衬底。预先形成的衬底可以在附接到电子装置上之前制造并且可以包括在相应导电层之间的介电层。导电层可以包括铜并且可以使用电镀工艺形成。介电层可以是可以以预先形成的膜的形式而不是以液体的形式附接的相对较厚的不可光成像层，并且可以包含具有用于刚性和/或结构性支撑的股线、织造物和/或其它无机颗粒等填料的树脂。由于介电层是不可光成像的，因此可以通过使用钻孔或激光来形成通孔或开口等特征。在一些实例中，介电层可以包括预浸材料或味之素堆积膜(abf)。预先形成的衬底可以包含永久性芯结构或载体，例如包括双马来酰亚胺三嗪(bt)或fr4的介电材料，并且介电层和导电层可以形成于永久性芯结构上。在其它实例中，预先形成的衬底可以是省略永久性芯结构的无芯衬底，并且介电层和导电层可以形成于牺牲载体上，此牺牲载体在形成介电层和导电层之后并且在附接到电子装置之前被去除。预先形成的衬底可以被称为印刷电路板(pcb)或层压衬底。此类预先形成的衬底可以通过半加成工艺或改进的半加成工艺来形成。本公开中的其它衬底也可以包括预先形成的衬底。

图2f示出在后期制造阶段的半导体装置100的横截面图。在图2f所示出的实例中，可以形成覆盖衬底120的顶部、半导体组件130和衬底140的底部、电子装置110以及互连件150的包封料160。至少部分地通过包封料160形成电子装置110的包含装置侧壁110c的侧壁的边界。可提供包封料160来完全填充衬底120与衬底140之间的区域。

在一些实例中，包封料160可以包括非导电材料、树脂、聚合物复合材料、具有填料的聚合物、环氧树脂、环氧树脂、具有如二氧化硅或其它无机材料的填料的环氧丙烯酸酯、硅酮树脂或浸树脂b态预浸膜。

形成包封料160的实例可以包括压缩模制、转移模制、液体包封料模制、真空层压、膏印刷或膜辅助模制。在一些实例中，包封料160可以包括或被称作保护材料或模制化合物。包封料160可断开衬底120、衬底140以及互连件150彼此的电连接，借此保护衬底120、衬底140以及互连件150免受外部周边的影响。

图2g示出在后期制造阶段的半导体装置100的横截面图。在2g中示出的实例中，粘附到电子装置110的装置底部侧110b的托架10可以被去除，使得电子装置110的装置底部侧110b和衬底120的底表面被暴露。当去除托架10时，可暴露形成于托架10的顶表面10a上的介电结构121的底表面121b。另外，如果去除托架10，则形成于托架10的顶表面10a上的导电结构122也可通过介电结构121的开口121y来暴露。未电连接到电子装置110的导电结构122的导体，如导体122z，也可通过开口121y来暴露。

可通过一般研磨或化学蚀刻去除托架10。或者，托架10也可通过使用uv辐射或激光的剥离工艺来去除。

图2h示出在后期制造阶段的半导体装置100的横截面图。在图2h中示出的实例中，可在通过开口121y暴露的导电结构122上设置互连件170。

互连件170可电连接到导电结构122的底表面。在一些实例中，互连件170可通过导电结构122电连接到电子装置110。在一些实例中，互连件170可通过导电结构122、互连件150以及导电结构142电连接到电子组件130。互连件170可被称作外部互连件，允许从半导体装置100到外部装置或组件(如印刷电路板或衬底)的外部连接。

互连件170可以包括锡(sn)、银(ag)、铅(pb)、铜(cu)、sn-pb、sn37-pb、sn95-pb、sn-pb-ag、sn-cu、sn-ag、sn-au、sn-bi或sn-ag-cu。形成互连件170的实例包含使用球降工艺、丝网印刷工艺或电镀工艺。在一些实例中，包括焊料的导电材料可以使用焊球降落工艺形成于导电结构122的底表面122b上。导电结构122的底表面122b可以在这个阶段设置成面朝上。可以使用回焊工艺将半导体装置100加热到预定温度，并且互连件170的形状在回焊工艺期间可以变化。电互连件170可以包括或被称作导电球(如焊球)、导电柱(如铜柱)，或具有形成于铜柱上的焊料盖的导电柱。互连件170可以具有在约60μm到约150μm范围内的尺寸。

互连件170可允许针对和/或来自半导体装置100的一个或多个元件的外部接取，所述一个或多个元件如电子装置110和/或电子组件130。

例如，在邻近于电子装置110的侧壁110c的第一路径中，在衬底120底部上的互连件1701通过包含导体122x(包含导体底部区段122b、导体侧区段122c以及导体顶部区段122a)的布线、通过互连件1501以及通过组件导体142x耦合到电子组件130的组件端子1311。同样，在本实例中，在衬底120底部上的互连件1701也沿着第一路径的至少一部分，通过包含导体122x(包含导体底部区段122b、邻近于侧壁110c的导体侧区段122c，以及导体顶部区段122a)的布线耦合到电子装置130的装置端子1111。

类似地，在邻近于电子装置110的侧壁110d的第二路径中，在衬底120的底部上的互连件1702通过包含导体122z(和其相应的导体顶部区段122a、导体侧区段122c以及导体底部区段122c)的布线、通过互连件1502以及通过组件导体142z耦合到电子组件130的组件端子1312。

在分割成单个单元之后，半导体装置100呈现其最终形式。此类分割可例如通过进行锯割以限定半导体装置100的侧壁来实现。在一些实例中，此类分割可限定半导体装置100的不同元件的共面部分。例如，电子组件130的组件侧壁130c可以与包封料160的侧壁大体上共面。在一些实例中，在图2h中示出为介电质底部区段121b的外端或侧壁的衬底120的侧壁由包封料160的侧壁暴露并且与所述侧壁大体上共面。在一些实例中，如图2h中所示出，导体底部区段122b的外部导体端点并不由包封料160暴露，而是被所述包封料覆盖。与导电底部区段122b的任何其它点相比，导体底部区段122b的此类端点可能最接近包封料160的侧壁。可能存在导体底部区段122b的外端可以进一步延伸并且因此以与包封料160的侧壁共面的形式暴露的其它实例。

通过上文对于互连导电结构122和142的不同导体所描述的布置，可以实现半导体装置100的若干信号路径。例如，包含导体122x和142x的路径允许电子装置110和电子组件130彼此电连接并电连接到对应互连件170，从而断开半导体装置100的外部连接。包含导体122y和142y的路径允许在电子装置110与电子组件130之间的直接内部连接。包含导体122z和142z的路径允许电子装置130电连接到对应的互连件170，使得在电子装置100之上跨越但电力地绕过电子装置100，从而断开半导体装置100的连接。相应地，可以在不需要额外形成专用竖直通孔的情况下，实现顶部电子装置130与外部互连件170之间的电耦合，所述通孔原本必须从电子装置130与外部互连件170之间的包封料160顶部完全延伸到底部。

本公开包含对某些实例的引用，然而，本领域的技术人员应理解的是，在不脱离本公开的范围的情况下，可以作出各种改变并且可以取代等同物。另外，在不脱离本公开的范围的情况下可以对公开的实例作出修改。因此，并不希望本公开受限于所公开的实例，而是希望本公开将包含落入所附权利要求的范围内的所有实例。