一种构槽式功率晶体管GD端夹止结构及其制备方法与流程

本发明涉及电子元器件、半导体、集成电路，尤其涉及一种构槽式功率晶体管gd端夹止结构及其制备方法。

背景技术：

功率金属氧化物半导体场效晶体管powermosfet(metal-oxide-semiconductorfield-effect-transistor)其结构可区分为沟槽(trench)结构及平面(planar)结构，其中沟槽结构因为元胞尺寸(cellpitch)较小，可得到较佳的阻值，因而被广泛应用在电压200v以下，而200v以上因阻值与元胞尺寸的关链性较低，多用平面结构来完成。

近年来因其科技发展越来越快速，功率金属氧化物半导体场效晶体管powermosfet(metal-oxide-semiconductorfield-effect-transistor)的过保护的功能也就相对的重要。

技术实现要素：

本发明提供一个新的汲极和源极端的过保护结构，其电路图如图1，其结构同时也能增加其组件的雪崩崩溃(uis)能力。

本发明解决其技术问题所采用的技术方案是：一种构槽式功率晶体管gd端夹止结构，包括：一硅衬底外延片1；一闸极氧化层，是成长在所述已蚀刻的硅衬底外延片1上；一多晶硅（poly-si）层8，是沈积在所述蚀刻的沟槽内；

包括n掺杂区6或p掺杂区5或p井区7；所述p掺杂区5以离子布值及加热扩散方式来形成；所述n掺杂区6是以采用高能量、高剂量的离子布值形成；所述n掺杂区6和所述p掺杂区5在沟槽内的所述多晶硅（poly-si）层8中相间排列，即一个所述n掺杂区6挨着一个所述p掺杂区5再挨着一个n掺杂区6，以此类推；所述n掺杂区6或p掺杂区5或p井区7在硅衬底外延片1里面；一介电层(ild)4，位于硅衬底外延片1上方；一源极金属层2，连接其多晶硅内外围的一侧n掺杂区6；一闸极金属层3，连接其多晶硅内外围的另一侧n掺杂区6。

进一步地，所述n掺杂区6与所述p掺杂区5各自的长度、深度、数量及浓度依所需特性要求不同。

进一步地，所述构槽式功率晶体管gd端夹止结构同样的设计方式可用于闸极（gate）或源极（source）二端，所述构槽式功率晶体管gd端夹止结构和其他将多晶硅（poly-si）做于表面上不同，所述构槽式功率晶体管gd端夹止结构只需利用一般的沟槽制程，将其制作在所需的多晶硅（poly-si）沟槽内，称为多重基纳二极管。

本发明还提供了一种构槽式功率晶体管gd端夹止结构的制备方法，包括如下步骤：

s1：在硅衬底外延片1上完成基本的蚀刻制程并生长所述闸极氧化层；

s2：沉积所述多晶硅（poly-si）层8；

s3：用第一道光罩(aa)，并进行相应第一形状的刻蚀；

s4：对第s2步所刻蚀出的所述第一形状进行底部圆滑处理，同时进行刻蚀后多晶硅（poly-si）内的p掺杂区5和p井区7制备；

s5：用第二道光罩(poly)蚀刻出将要留的闸极氧化层区块，接着完成多晶硅（poly-si）的n掺杂区6制备；

s6：进行介电层(ild)4沉积；

s7：利用化学研磨设备(cmp)对所述介电层(ild)4加以平坦化其表面；

s8：进行第三道光罩(contact；

s9：在所述第三形状位置蚀刻后，以便形成孔隙连接金属连接；

s10：金属(al)层的沉积；

s11：进行第四道光罩(metal)，从而形成所述源极金属层2和所述闸极金属层3。

进一步地，p掺杂区5、p井区7、n掺杂区6均至少为一个。

本发明的有益效果是，本发明提供一个新的结构，和其它结构相比，因其制程和一般沟槽制程无异，可达到节省工艺流程与成本的目的，另一方面本发明使用了深离子植入(deepimplantation)的技巧，使得器件电流与路径阻值的乘积较不易大于内建寄生的晶体管的vbe电压让三极管导通，因而容易维持原本雪崩崩溃(uis)的能力及降低snapback发生的机率，本发明所以能完成中高电压的产品，却又不失过保护的能力，大大提升产品的应用范围。

附图说明

本发明的上述内容与其它目的、特性及优点将结合下面的附图进行详细说明，其中相同组件用相同符号来表示：

图1本发明构槽式功率金氧半场效晶体管电路图。

图2本发明构槽式功率金氧半场效晶体管外观平面图。

图3本发明构槽式功率金氧半场效晶体管外观局部截面图。

图4本发明设计方式用于闸极（gate）和源极（source）二端的电路图。

图5本发明设计方式用于闸极（gate）和源极（source）二端的外观平面图。

图6本发明设计方式用于闸极（gate）和源极（source）二端的外观局部截面图。

图7本发明在硅衬底外延片1上完成基本的蚀刻制程并生长闸极氧化层示意图。

图8本发明沉积多晶硅（poly-si）后再进行多晶硅（poly-si）的蚀刻示意图。

图9本发明用一道光罩完成多晶硅（poly-si）内的p掺杂区5及外延片上的p井区7制备示意图。

图10本发明再以一道光罩完成多晶硅（poly-si）内的n掺杂区6制备示意图。

图11本发明进行介电层ild的沉积示意图。

图12本发明介电层ild的蚀刻以便形成孔隙连接金属连接制备示意图。

其中：1为硅衬底外延片；2为源极金属层；3为闸极金属层；4为介电层(ild)；5为p掺杂区；6为n掺杂区；7为p井区；8为多晶硅（poly-si）层。

具体实施方式

下面详细描述本发明的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“上面”、“下表面、“侧面”、“一侧”、“水平面”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的器件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”、“不止”等仅用于描述目的，而不能理解为指示或暗示相对重要性。在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“第一”、“第二”应做广义理解，例如，可以是第三，也可以是第四，或第五；可以是第六，也可以是第七等等，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

如图1-6所示，为本发明一种构槽式功率晶体管gd端夹止结构，包括：一硅衬底外延片1；一闸极氧化层，是成长在所述已蚀刻的硅衬底外延片1上；一多晶硅（poly-si）层8，是沈积在所述蚀刻的沟槽内；包括n掺杂区6或p掺杂区5或p井区7；所述p掺杂区5以离子布值及加热扩散方式来形成；所述n掺杂区6是以采用高能量、高剂量的离子布值形成；所述n掺杂区6和所述p掺杂区5在所述多晶硅（poly-si）层8中相间排列，即一个所述n掺杂区6挨着一个所述p掺杂区5再挨着一个n掺杂区6，以此类推；所述n掺杂区6或p掺杂区5或p井区7在硅衬底外延片1里面；一介电层(ild)4，位于硅衬底外延片1上方；一源极金属层2，连接其多晶硅内外围的一侧n掺杂区6；一闸极金属层3，连接其多晶硅内外围的另一侧n掺杂区6；所述n掺杂区6与所述p掺杂区5各自的长度、深度、数量及浓度依所需特性要求不同；所述构槽式功率晶体管gd端夹止结构同样的设计方式可用于闸极（gate）或源极（source）二端，所述构槽式功率晶体管gd端夹止结构和其他将多晶硅（poly-si）做于表面上不同，所述构槽式功率晶体管gd端夹止结构只需利用一般的沟槽制程，将其制作在所需的多晶硅（poly-si）沟槽内，称为多重基纳二极管。

本发明还提供了一种构槽式功率晶体管gd端夹止结构的制备方法，包括如下步骤：

s1：在硅衬底外延片1上完成基本的蚀刻制程并生长所述闸极氧化层；

s2：沉积所述多晶硅（poly-si）层8；

s3：用第一道光罩(aa)，并进行相应第一形状的刻蚀；

s4：对第s2步所刻蚀出的所述第一形状进行底部圆滑处理，同时进行刻蚀后多晶硅（poly-si）内的p掺杂区5和p井区7制备；

s5：用第二道光罩(poly)蚀刻出将要留的闸极氧化层区块，接着完成多晶硅（poly-si）的n掺杂区6制备；

s6：进行介电层(ild)4沉积；

s7：利用化学研磨设备(cmp)对所述介电层(ild)4加以平坦化其表面；

s8：进行第三道光罩(contact；

s9：在所述第三形状位置蚀刻后，以便形成孔隙连接金属连接；

s10：金属(al)层的沉积；

s11：进行第四道光罩(metal)，从而形成所述源极金属层2和所述闸极金属层3。

进一步地，p掺杂区5、p井区7、n掺杂区6均至少为一个。

详细工艺流程如下，首先，提供一硅衬底外延片1，在硅衬底外延片1上沉积一闸极氧化层，如图7所示。其中，所述硅衬底外延片1下方表面可镀上一导电金属层以作为汲极接点；所述硅衬底外延片1亦可为一其它半导体材料做成的衬底；所述闸极氧化层是作为掩模层用；而所述硅衬底外延片1的电阻值较佳为具有0.001～0.005ωω-cm的电阻值。接着在所述硅衬底外延片1上透过掩模光刻制程(maskphotolithograph)的方式形成所述第一道光罩(aa)，并以所述第一道光罩(aa)为蚀刻掩模来蚀刻所述闸极氧化层，在本实施例中第一形状为多个沟槽状形状，所述多个沟槽状形状各自的长度、深度、数量及浓度依所需特性要求不同，所述多个沟槽状形状底部经过底部圆滑处理成为圆弧状，所述圆弧弧度为60~150度，所述多个沟槽状形状高度均为1.0～1.5μm，所述多个沟槽状形状宽度约为0.18～0.25μm。

接着如图8、9所示，同时沉积所述多晶硅（poly-si）层8，并进行刻蚀，同时进行刻蚀后多晶硅（poly-si）内的p掺杂区5及硅衬底外延片1上掺杂p井区7，作为优选所述多晶硅（poly-si）层8的厚度正好覆盖所述多个沟槽状形状。

接着如图10所示，用第二道光罩(poly)蚀刻出将要留的闸极氧化层区块，接着完成多晶硅（poly-si）的n掺杂区6沉积。

所述p掺杂区5、p井区7或n掺杂区6是以离子布值及加热扩散方式来形成，在本实施例中，所述p掺杂区5、p井区7或n掺杂区6离子注入可用以离子布值及加热扩散方式以节省掩模光刻制程的次数及成本，以离子注入形成所述p掺杂区5、p井区7或n掺杂区6的制程浓度可为3×10¹³～6×10¹⁵iions/cm²，能量可为20kev~300kev，使所述所述p掺杂区5、p井区7或n掺杂区6在所述硅衬底外延片1的注入厚度可为0.2～2μm。

接着图11为所述介电层(ild)4的沉积，在镀膜设备中，利用氢化硅与氧气(o2)或氢化硅、氧气与氢化磷(ph3)或氢化硅、氧气、氢化磷与含硼化合物来进行hdpcvd的制程，以形成以无掺杂硅玻璃(undopedsilicateglass，usg)或磷硅玻璃(phosphosilicateglass，psg)或硼磷硅玻璃(borophosphosilicateglass，bpsg)为材料，来获得所述介电层(ild)4，本实施例中，所述沉积的介电层(ild)4为usg材料，和采用高能量、高剂量的离子布值形成的所述p掺杂区5、p井区7或n掺杂区6能有效改善其器件的雪崩能力；优选地，本实施例中所述离子布值法是在10^-7torr的真空下，采用高电流与中电流离子布植机进行，所述离子布值法平均离子束电流为5~20ma，离子源寿命为10~50hrs。

接着图12，进行第三道光罩(contact)，利用反应式离子蚀刻设备(rie)用来蚀刻所述介电层(ild)4，从而形成所述介电层(ild)4的残留(spacer)，优选地，所述介电层(ild)4其工艺处方为：压力7pa（低压去除聚合物）；功率100w；cf4流量50sccm；刻蚀速率150nm/min。然而，工艺处方和刻蚀速率随着不同的种类有所差别，固化氧多的二氧化硅刻蚀速率快，含碳多的二氧化硅则慢，其方程为sio2(固)+cf4(气)+e-→sif4(气)+co(气)；优选地另一工艺处方为：压力13pa（低压=高选择比=低电压）；功率30w；sf6流量50sccm。或者可以在低压sf6等离子体下；优选地另一工艺处方为，它的选择比是100∶1，方程为si(固)+sf6(气)+o2+e-→sif4(气)+so2(气)，在等离子体刻蚀中，过程控制参数除了射频功率、气流、腔内压力，还包括温度和电极间隙。

其中图6为金属(al)层的沉积，从而形成所述源极金属层2和所述闸极金属层3，优选地，所述金属(al)层的沉积采用离子束溅射方法，其中al采用99.99%的高纯金属靶，溅射离子束流200ma，加速电压5000v，优选地，所述金属(al)层的厚度为10~1000μm，其中al的极限电流密度为1.38×10⁶a/cm²，作为优选，所述源极金属层2厚度约为1～6μm，所述闸极金属层3厚度为2～5μm。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

本发明并不受限于上述说明，而是可允许种种修饰及变化，其中不同的制造方法与离子布植技术而导致与本发明装置结构的方法相同的，通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。