专利名称:电荷耦合器件的制作方法
这发明讲述一种电荷耦合器件，它是一种表面半导体器件，其中电荷传输沟道被限定在半导体邻近表面的区域中。这个沟道用于贮存和传输含有信息的分立电荷包。器件还包括一系列时钟电极，它们被安置在电荷传输沟道的上方并与时钟信号源相连。这些时钟信号将电荷包从沟道的第一个位置传输到第二个位置。其方式是，每n个顺序电极中仅有一个电荷包，n是一个大于或等于2的整数。电荷传输沟道还有许多并联输入端，它们每个至少与一个时钟电极相对应，通过它们电荷包被并联地引入电荷传输沟道。
这份申请和另外两份同时备案的申请有关，它们名为“电荷耦合半导体器件和高密度像敏感器件”(PHN 10.698)和“具有动态控制的电荷耦合半导体器件”(PHN 10.997)。本发明与那两份被分配给同一代理人，于此被证明人合并。“具有动态控制的电荷耦合半导体器件”透露的装置，假如替代本申请中它的复制品，被判定为实现本申请的发明的最好模式。
线敏感器是一种已经知道的具有并联输入端的电荷耦合器件。这个器件有一排光敏元件，它们被做在半导体中，它们把辐射的图型转换成相应电信号系列。沟道的每个输入端与一个光敏元相联结。通过这些输入端，电信号能被作为电荷包引入到电荷传输沟道。在电荷耦合器件的输出端能串联地读出信号，以便进一步处理信号。把许多排的光敏元彼此相邻地作为帧的列来安排，每列之间有一电荷耦合器用于读出，用这种方法简单地把线敏感器扩展成二维的像敏感器，称为行向型。
二维像敏感器件大都包括一水平串联读出移位寄存器，它的形式如同一具有并联输入端的电荷耦合器。这些输入端的每一个又能与一个垂直寄存器相联。通过这些输入端，每次帧的行信号移入水平寄存器并且通过这寄存器读出。例如，在行间型二维敏感器和上述的传输型二维敏感器中采用了这种水平寄存器。在“电荷转移器件”一书中，尤其是“面阵像敏感器”一章讲述了这种应用，此书的作者是C.H.Séguin和M.F.Tompsett。1975年Academic Press Inc.出版。
具有并联输入端的电荷耦合器件也应用于那不转换辐射图型的场合。例如，SPS存储器，前述书中243页特别描述它。在这种情况中，主要是二进制信息存贮在相邻电荷传输沟道的并联段中。沟道的输出端通过并联输入端与水平串联读出寄存器联结。通过并联输入端那个串联读出寄存器被由并联段而来的电荷充满。随后这些电荷包由水平串联寄存器传输给检测元件，逐一地被读出。
现在参考线阵敏感器来更具体地讲述发明，也考虑发明所能应用的其他领域，正如前文所述，它远比线阵广泛。
正如所知，在通常的n相电荷耦合器件中，n等于2，3或4，就是说每2，3或4个相邻的时钟电极只有一个电荷包，在一个具体实施中两个相继的光敏元之间的节距，能造成等于CCD的一个单元的长度。对于两相CCD这个长度包括两个时钟电极;对于三相CCD是三个电极;对于四相CCD是四个电极。在这个情况中，一行CCD足以读出所有敏感元产生的电荷包。这个方案有如下缺点，由于像素之间节距大，器件的分辨率低于所期望的值。采用两个CCD行可以使每个像素的时钟电极数减半，或相对于CCD中的寄存器的位长，像素密度加倍。这两个CCD行安在像素行的两边，交替地把像素与一个及另一个CCD寄存器相联。由于在这个方法中所希望的分辨率也没有达到，已有人建议采用四行CCD，在敏感行两边各两行。然而把电荷包由像素传送到外边的寄存器的方法相当复杂。
如上面讲的线阵敏感器中存在的问题也存在于二维敏感器和SPS存储器。在其中电荷包组成的行被一系列并联垂直CCD行送到水平读出寄存器。在这类器件中，两并联沟道之间的最佳节距经常和水平读出寄存器的位长不相当。因为仅用一个水平读出寄存器，馈给它的电荷包要多于一个。因此，在像敏感器中经常采用多相(二相或三相)读出寄存器。在SPS存储器中能用“非隔行扫描”原理;在其中，一行的信息被分成两半，顺序地引入水平寄存器读出。
目前的发明的目的尤其在于提供一种方法，使得每单元长度上并联输入端的数目保持不变电极数目减少;或者，保持电极数目加大每单元长度上的并联输入端数目。
本文开头讲述的电荷耦合器件的特点是两个并联输入端之间的节距等于m个电极，m是整数，它小于n，至少是1。特点还在于有一种措施，在电荷包引入时刻，时钟电极上加一电压;至少在前面说过的电荷传输沟道中第一个位置上形成一种势能分布，一些势井相互被势垒隔开。在每个和并联输入端相联的时钟电极的下方形成势井，电荷包存贮在其中。特点还在于时钟电压源供给用于传输所引入的电荷包的时钟信号，其方式使得在电荷传输方向看，首先仅第一个电荷包被动至少一个电极的距离，随后第一个及紧跟在后的第二个电荷包同时移动同一个距离。在此，每次先前的电荷包移动一个所说的距离之后，下一个电荷包加入n相电荷包传输，直至最后一个电荷包加入传输。
发明是基于对下述事实的确认，当电荷包被并联地引入时，电荷能存于势井中，这些势井被中间的势垒相互分开。相反，在通常的二相、三相或四相传输中，两个相邻电荷包不仅被至少一个势垒隔开而且中间还有至一个自由区，这个区也能传输电荷包。这意味着，只要不发生传输，电荷包的存贮密度能高于两相，三相或四相的传输密度。要是电荷传输以通常方式进行，所有电荷同时移动，这些电荷包就会部分地相互联通了。如前所述，要防止这点，由第一个电荷包开始逐渐地进行传输，并且确保每次增加一个电荷包参加传输，于是两电荷包的距离加大了。在这样的方式中有可能使得并联输入端间的距离小于传输过程中的一个CCD位长，于是在线阵敏感中这个距离更精确地相应于像素的节距，而传输过程中避免了电荷丢失。
参考几个具体方案更充分地说明发明，并附以图解，其中
图1给出一个线阵敏感器的线路方框图。
图2是这个发明的线阵敏感器一部分平面图。
图3是这个线阵敏感器的Ⅲ-Ⅲ剖视图。
图4是图2中示出的Ⅳ-Ⅳ方向的剖视图。
图5和图6分别是图2中的开关S的两种具体化办法。
图7表明用于这个线阵敏感器的电压和时间t的关系。
图8表明在几个瞬间相应于这些电压沟道中的势能分布图。
图9是本发明所说的第二种线阵敏感器的线路框图。
为解释发明，图1以线路框图的方式画出了普通的线阵敏感器或线性像敏感器，如能用于使真的像显示装置的器件。器件由光敏元件线阵21和电荷传输器件22构成，传输器件和光敏器件集成在普通半导体上。电荷传输器件具有并联输入端23，光敏元产生的电荷通过它们进入电荷传输器件中相应的电荷存贮区。这些并联输入端被画成箭头表示电荷传输，在电荷传输器件22的输出端还有读出器24，它能串联地读出电信号。
如图1所示电荷传输器件由相继排列的极或位构成。在一种具体实施中与这些位相应的时钟数目是存贮和传输一个电荷包所需最少值。对于四相CCD就是四个时钟电极，对于三相是三个电极，对于两相是两个。在一般器件中，CCD的一位最多相应一个光敏元(像素)。对于电荷耦合器22中给定的尺寸，这个要求严重地限制了每单位长度上所能提供的像素数。
图2是与本发明相应的一种具体线阵敏感器平面图。与图1相比像素的密度加倍是可能的，器件也由一线阵光敏元组成21。至少在平面视图上看，每个光敏元在周围基本上被隔离区26包围，并且相隔开。在一行像素旁边又安排一CTD，在这里是一四相电荷耦合器件(CCD)。电荷传输沟道28在图2中用虚线画出，它以输出器27为末端。在沟道上方时钟电极1-13用来在沟道中感应产生势井和势垒。时钟电压φ1，φ2，φ3和φ4由时钟信号源给出，它们是在沟道中传输电荷包所需要的。时钟信号源29通过时钟线30，31，32和33和时钟电极相联。与普通的CCD不同，时钟电极不是与时钟线固定联结;而是通过开关S1，S2，S3等相联。借助于这些开关时钟电极也能和电压线34和35相接。电压源36通过这两条线给出电压V1和V2.V1和V2的值后面将说明。移位寄存器338驱动开关S1，S2等，使它们由右边转换到左边，从而使它们顺序地由电压源36换接到信号源29。
通过并联输入端23，CCD沟道和像素21相连。这些输入端在隔离区26中由阻挡区组成，在图中用斜线区表示。在并联输入端上方有一转移栅37，它控制电荷包由像素21转移到沟道28。如图所示对于每四个顺序相邻时钟电极并联输入端数和相应的像素数都是2，而通常四相CCD中是1。
图4是电荷耦合器的一部分剖面图。这是DCCD或PCCD型器件。它有相对薄的n型表面层，它构成CCD的电荷传输沟道。在下边被P型区41限制。在这个方案中P区41是衬底半导体片，在它的表面形成n型层40，然而也能用另一种方案，P型区41能被形成相对窄的区，即让P-n结从下边进入n型衬底来实现。表面42被绝缘层43复盖，如氧化硅。在它上面安排时钟电极3，4，5，6等，其中电极3，5，7等由第一层多晶硅制成。电极2，4，6等用第二层多晶硅或金属层制成，它们和前一类电极重叠。图4还画出时钟线30～33和电压线34和35及开关S。
图3是器件在垂直于传输方向上的部分剖面图。它包括像素21，转移栅37和电荷传输沟道28。像素21由在P型衬底41上形成的n型区构成。区21基本上被P型区26沿它的围边包围。P型区26是沟道的隔离区，它的掺杂浓度高于P型衬底，足以保护沟道及隔开相邻像素。隔离区26仅在转移栅37下方留一通道，从而形成前面说过的并联输入端，使像素和电荷转输沟道相通。如图3所示，转移栅37是在最下边的多晶硅层中形成，而与并联输入端相联系的时钟电极在第二层多晶硅中(或铝层)形成。当然也可以用感应生成的光敏区21来代替掺杂生成的光敏元21。在这种情况光敏上方氧化层之上有一绝缘栅，用来在下边光敏区中感应出耗尽区。
图5和图6分别两种开关S的结构。图5的结构是单个MOS晶体管45。它的栅极46与移位寄在器38相联，并由它驱动。MOS晶体管的一个主电极，即主电极区44和相应的时钟电极相连接。这主电极通过电阻47和线34或35相连，以便供给直流电压V1或V2，另一个主电极区48与相应的时钟线30～33相联结，以供给φ1，φ2，φ3或φ4到相应的时钟电极。采用这种结构的开关S全部各自地与移位寄存器耦合。图6表示另一种结构，其中每两个相继的开关共用一个栅极46，开关Si电晶体管45.1组成，开关Si+1由晶体管45.2组成。主电极区44.1通过电阻47.1与V1相连接。另一主电极区48.1连接到时钟线30(32)。主电极区44.2通过电阻47.2与直流电压V2相连结。另一主电极区48.2与时钟线31(33)相连接。应当指出，在这种方案中两个相继安排的开关每次同时换接。正如下文所述，不用进一步的措施就能用于当前的四相方案中。
开关S由移位寄存器38驱动。在“开关理论和逻辑设计导论”一书中尤其描述了这种电路，特别是9.4章“移位寄存器和计数器”P.221-223。此书由F.H.Hill和G.R.Petersen合著，Wiley Int.Ed.John Wiley and sons 1974年出版。
为了说明器件的工作原理，图8画出了在16个顺序时钟电极1-16下方，工作时的势能分布。图7给出了所加的电压和时间的关系。首先在光电二极管线阵21中，辐射的图型被转换成为相应的电荷包图型;然后，开关S设置在一位置上;使时钟电极1，2，3等与电压源36联结。其中低电压V2加到奇数电极上(1，3，5等)，电子的势垒在这些电极下方形成，高电压V2加到偶数电极上，在这些电极下方形成势井。其后，正脉冲加到转移栅37上时，存贮在像素21中的电荷包能被转移到时钟电极2，4，6，8等的势井中去图7和图8中的时刻ta示出了这种情况，如图所示，此时，每隔一个电极存贮一个电荷包。对每四个电极来说，顺序地出现两个电荷包，它们相互之间由相应于一个电极的势垒隔开。和普通的四相器相比，由于采用了这密集的电荷存贮，每单位长度上的像素能增加一倍。
对于通常的四相工作模式电荷包的数目太大，于是首先仅第一个电荷包，即和输出器24最近的电荷包被移动(如图情况被读出)。在这以后与下一个电荷包相联系的时钟电极也被加时钟电压，当这个电荷包与其后的电荷包的距离足够大时，通过换接相联系的开关使后者被移动。为了说明这个过程，图8画出了t0-t7时刻电荷移动中的势能分布。t0是开始瞬间(见图7)，在此时电极7-16(或8-16)加上了时钟电压。而电极1-6(注原文是1-16，按文意应为1-6)上的电压是固定电压V1和V2中的一个。电荷包Q1，Q2和Q3在此时参加传输，而电荷包Q4，Q5和Q6处于静止。应该指出，四相的模式是采用重叠时钟的方式，在此，在一组四个顺序电极中的两个电极下面形成势井。另外两电极下面形成势垒，致使在传输过程中一个电荷包占用两个时钟电极。
在t1时刻，电荷包Q3有存贮在电极9和10之下，并且被电极7和8下面的势垒与电荷Q4分开。然后，和电极6相联的开关S6(或者S6和S7)换接，使Q4也能加入正常的四相电荷传输(t2时刻)。在t3时刻，Q4和Q5的距离也足够大了，换接开关S4，S5使Q5也参加传输。在t4时刻，Q5的部分电荷被移到电极S下面。Q4，Q3，Q2，Q1同时地和Q5一起被移到正常的四相电荷传输模式中。在t5时刻，Q5已被移到电极5和6下方，于是Q5和Q6的距离也足够移动Q6。在t6和t7时刻Q3-Q6的所有电荷包同时被传输。为了实现上述的电荷传输模式，需要顺序地从线34和35换接到时钟线30-33，即从右换接到左。为了这目的，可在上述的移位寄存器38的输入端(右手边)加一序列输入信号“1”，它被与移位寄存器相关联的时钟左移。这时钟频率，相应图5的开关，是φ1，φ2，φ3，φ4的时钟频率的四倍。对相应于图6的开关移位寄存器的时钟频率减半。
图9示出一具体方案的线路图。与前述方案相比，像素数目进一步增加。不是一个CCD而在像素行21的上下两边各有一个CCD，22a和22b。每个电荷耦合器件可以和上方案中的相同并且也假设为四相型。每位用粗线示出，相应的四个电极用细线示出。像素交替分别联结到上寄存器22a和下寄存器22b。每位又有两个电荷包能被传到输出端，其方式如上一方案一样。与第一方案相比，由于采用了两个电荷耦合器件，每单位长度上的像素数增加一倍。当然在寄存器22a和22b的上方和下方分别增加第三个或第四个寄存器，像素数还能进一步增加。
人们将了解到，这发明不限于这里所提到的具体实施。对于那些熟悉发明的技巧的人来说加以变化就可应用于多种场合。例如，除这里所讲的线阵敏感器之外，还可用于所有其他具有并联输入端的电荷耦合器件。进而，发明还能用于三相，两相电荷耦合器件。另外其它类型的电荷转移器件，如桶组寄存器(buket brigade registers)也能用本发明。
开关S和移位寄存器38能被另一种寄存器代替。在互有争议的申请中讲述了这种寄存器，即前文提到过的“具有动态控制的电荷耦合器”。(PHN.10.997)
权利要求
1、电荷耦合器件是半导体表面器件。电荷传输沟道被限定在邻近表面的区域中，它用于存贮和传输含有信息的电荷包。器件还包括一时钟电极系统，它们分布在电荷传输沟道的上方。它们和供给时钟电压的线路相连，以便把电荷包从沟道中的一个位置转输到第二个位置。它的工作方式使每n个相继的时钟电极下方仅有一个电荷包。n是整数大于(原文误为小于)或等于2。电荷传输沟道还有许多并联的输入端，它们每个至少相应于一个时钟电极，借助于它们电荷包能被转移到沟道中。电荷传输沟道的特点在于两个相邻并联输入端之间的距离为m个电极。m是整数，小于n，至少是1。特点还在于引入电荷包的措施。在引入电荷的期间，在时钟电极上加两个电压，至少在提到过的沟道中的第一位置的区域，得到被势垒隔开的一些势井。与并联输入端相联率的那些时钟电极的下方形成势井，电荷能存贮在其中。特点还在于电荷包传输方式。供给时钟电压从传输所引入的电荷包的措施，使得在电荷包传输方向上看首先仅第一个电荷包被移动一个距离之后，这至少是一个电极的距离，然后第一个电荷包及随后的第二电荷包同时被移动同一距离。此处，每次在先前的电荷包被移动一个所说的距离之后，下一个电荷包才加入n相电荷传输过程，直至最后一个电荷包参加n相电荷传输。
2、根据权项1中所述的电荷耦合器件的特点在于电荷传输沟道边上有一光敏元件线阵，它通过并联输入端和电荷传输沟道相联。
3、根据权项2中所述的电荷耦合器件的特点还在于线阵的光敏元件构成线敏感器。
专利摘要
发明讲述一个n相电荷耦合器件。它具有很多并联的输入端。它还有光敏元件(像素)的线阵。这线敏感器通过这些并联输入端与电荷耦合器耦合。并联输入端之间的节距，因此也是像素的节距小于n。时钟电极联结到控制线路，在电荷包引入期间借助这个线路相应于每个输入端在沟道中感应一个势井。还借助于它，为了电荷传输，电荷耦合器中逐渐多的部分被时钟驱动。使用这种指令，不改变时钟电极数目像素数增加；或者不变像素数时钟电极数减少。
文档编号H01L29/76GK85102150SQ85102150
公开日1986年10月29日 申请日期1985年4月1日
发明者皮埃尔 申请人:菲利浦光灯制造公司导出引文BiBTeX, EndNote, RefMan