专利名称：静电泄放保护电路的制作方法
技术领域：
本发明与电子集成电路相关，并且是专门针对集成电路中的静电泄放保护电路的。
在半导体工业中，静电泄放保护(ESD)电路的作用是人们所共知的。ESD电路能够保证在常规的后工艺流程中集成的半导体器件不会被静电损坏。但是半导体工业当前和今后的发展趋势正在对已知的ESD电路的性能产生不利的影响。
例如，重掺杂外延衬底的作用防止了金属氧化半导体(MOS)场效应晶体管(FETS)和厚场氧化(TFO)器件以电流分流器件的方式工作。在正常使用中，人们希望衬底重掺杂。该衬底减少了不希望的“闩锁”现象的发生。在发生闩锁时，由两个互补的MOSFET形成的两个寄生双极晶体管将构成一个反馈回路。在这个反馈回路中，第一个寄双极管的基极同时也是第二个双极管的收集极。反之，第二个双极管的基极则是第一个双极管的收集极。当这两个寄生双极管都导通时，将在电源与地线之间形成大电流。在两个MOSFET晶体管的其中一个端口上发生的大电流事件将会使对应的两个寄生双极晶体管导通。重掺杂外延衬底通过将衬底接地，从而将一个寄生晶体管的基极和另一个寄生晶体管的收集极接地，进而实现了切断电流反馈回路的作用。
为了减小方块电阻而采用的硅化物结合层也会降低已知ESD电路的性能。在这些ESD电路中，数个MOSFET管或单个指形结构的MOSFET是利用其中的寄生双极器件来提供ESD保护功能的。这样的ESD电路是利用寄生双极晶体管的“快反向”电流—电压特性来工作的。首先，在一个特定的收集极—发射极电压Vt1下电流开始流过一个双极晶体管。其次，随着电流的增加收集极—发射极电压下降，即从Vt1“快反向”。然后，变化趋势发生倒转，收集极—发射极电压随着电流的增加而上升。最后，双极晶体管在另一个收集极—发射极电压Vt2时失效。硅化物导电层的低电阻值会使最终的击穿电压Vt2低于初始电压Vt1。这样一种电流电压关系会使第一个MOSFET管或MOSFET管中的第一个指形分枝在一个比第二个MOSFET管开启电压更低的电压下击穿。这样，由一组MOSFET管提供的保护功能并不比单个MOSFET管提供的保护功能强。
一些已知的ESD电路利用集成电路中的电位线之间的内在电容来分流一条电位线施加到其他电位线上的过量能量。这个方法减少了实现ESD保护功能所需的晶体管的总数。但是，随着集成电路中电容值的下降这个方法也将会失效。因此，针对某个特定的集成电路而设计的ESD保护电路对于另一种电路来说可能是不够的。进一步来讲，芯片尺寸的减小是半导体工业中的主流方向之一。针对一个特定的集成电路设计的ESD保护电路将会因电路几何尺寸的减小或“缩小”而可能不能提供充分的保护功能。
其他已知的ESD电路利用二极管串来分流能量。不幸的是二极管会泄漏电流。而且每一个二极管的泄漏电流会随着二极管温度的上升而上升。半导体工业的另一个趋势是设计与生产消耗尽量少的电流且适用面更广的集成电路。这两个目标将会受到受限于环境因素的泄漏型设计的负影响。
图1是一个部分方块图，即按照本发明而构造的一个输入/输出驱动电路的原理图；图2是图1中说明的ESD电路的电路图；图3是图1中说明的高压阻塞电路的电路图；图4是图1中说明的栅泵的电路图；图5是图1中说明的阱泵的电路图。
图1是一个部分方块图，即按照本发明而构造的一个输入/输出(I/O)驱动电路的原理图。I/O驱动电路10中包含一个对静电泄放和电过载(EOS)现象提供保护的ESD电路。下面将联系图2对ESD电路12作更充分的描述。
就此而言，应注意到在ESD电路12中是利用一个MOSFET晶体管来触发分流过量能量的寄生双极晶体管。采用触发电流降低了寄生双极晶体管开始分流能量的工作点。采用寄生双极晶体管可以代替一个真正的双极器件。一个真正的双极晶体管的控制极是与半导体衬底分隔开的，因此它是可以直接控制的。在通常情况下，制作双极器件会显著地提高集成电路的生产成本。触发电流直接施加到寄生双极晶体管的控制极上可以局部地克服由重掺杂衬底引起的电势差。通常衬底连接到电源输入中的低电位。可以通过增加或减少二极管串中的二极管数目来方便地对触发点编程。但是，对过量能量的绝大部分进行分流的是寄生双极器件而不是二极管串。因此，每个单独的二极管都可以制作得很小以便于使引起性能变化的电流泄漏和温度最小。而且ESD电路12的工作并不依赖于两条电位线之间的电容。因此，ESD电路12可以加入到小的集成电路、大的集成电路、以及加入到运用到整个设计结构中的标准单元库中。熟练的技术人员可以将ESD电路12应用到当前和今后的集成电路工艺流程中。
继续图1的讨论，输入/输出(I/O)压点14上将产生一个传输到包含I/O驱动电路10的集成电路之外的另一个器件上的电位。在本实施方式中，I/O驱动电路10输出0或3.3V电压到I/O压点14上。在其他的实施方式中，I/O驱动电路10中可以包含接收从其他器件上产生的电位的电路，这些器件在包含I/O驱动电路10的集成电路之外。在这些实施方式中，电位可能仍然是0或3.3V。在另一些实施方式中，接收到的最高电位可能超过最高输出电位。例如，I/O驱动电路10可能输出0或3.3V信号但可能接收0或5V信号。
I/O压点14连接到P型MOSFET晶体管16的第一电流极和N型MOSFET晶体管18的第一电流极。晶体管16的第二电流极和控制极分别连接到第一电源VDD和高压阻塞电路20的输出端。高压阻塞电路20接收4个输入PREDRIVER IN A、VDD，I/O压点14和晶体管16的阱。高压阻塞电路20将在后面结合图3进行介绍。
晶体管18的第二电流极和控制极分别连接到N型MOSFET晶体管22的第一电流极和第一电源VDD。晶体管22的第二电流极和控制极分别连接到第二电源VSS和输入信号PREDRIVER IN B上。
I/O驱动电路10中也包含在VDD和VSS之间并行连接的干线箝位器(rail clamp)24和二极管26。干线箝位器24可以是包含I/O驱动电路10在内的集成电路的固有电容，如果该电容足够大的话；也可以是一个有源电路，该电路在发生ESD现象时在VDD和VSS之间提供一个电流泄放路径。二极管26的连接方式保证了当VSS比VDD高约0.5V时它将传导电流。通常VDD比VSS高3.3V。栅泵28的4个端口分别连接到VDD，晶体管16的控制极，I/O压点14，以及晶体管16的阱。栅泵28将在下面结合图4进行介绍。阱泵30的三个端口分别连接到VDD，晶体管16的阱，以及I/O压点14。阱泵30将在下面结合图5进行介绍。npn双极晶体管32的第一电流极，第二电流极和控制极分别连接到VDD，I/O压点14和VSS。二极管34的第一和第二端分别连接到I/O压点14和VSS。二极管34的连接方式使得当VSS比I/O压点14上的电位高约0.5V时它将导通电流。通常I/O压点14上的电位高于或等于VSS。
I/O驱动电路10的操作可以参照两种操作方式来方便地进行描述(1)正常的I/O操作，(2)静电泄放保护。静电泄放保护功能可以进一步划分成四种情况，它们分别与四类用于测试人体模型的方法相对应(1)相对于VDD的正输入电位，(2)相对于VSS的正输入电位，(3)相对于VDD的负输入电位，(4)相对于VSS的负输入电位。
正常操作在正常操作方式下，I/O驱动电路10既可以用作输出也可以用作输入驱动器。具体的功能是由控制信号PREDRIVER IN A和PREDRIVER IN B的逻辑状态来选择的。如果I/O驱动电路10被用作输出缓冲器，则被输出的信号(在别处产生)将施加到晶体管16的控制极和晶体管22的控制极上。被输出的信号是通过高压阻塞电路20施加到晶体管16的控制极上。因此，PREDRIVER IN A和PREDRIVER IN B都处于预期的输出信号的电位上。依赖于被使能的晶体管，电源VDD或电源VSS将与I/O压点14相连接。如果I/O驱动电路10用作输入缓冲器，则PREDRIVER IN A将被置为VDD且PREDRIVER IN B被置为VSS。这些电位将I/O压点14置为高阻态。在这种情况下，在I/O驱动电路10之外产生的电位将施加到I/O压点14上并通过电路(未画出)进行缓冲。
如上所述，I/O驱动电路10是5V容限。如果一个5V信号施加到I/O压点14上，则不会产生损害。晶体管16的控制极和阱分别通过栅泵28和阱泵30被偏置到较高的输入电位上。这种偏置方式保证了当高于电源VDD的电位施加到I/O压点14上时晶体管16不会导通电流。而且，高压阻塞电路20保证了施加到晶体管16控制极上的偏置电压不会施加到内部电路(未画出)。
ESD现象相对于VDD的正电压输入在这种情况下，相对于电源VDD的一个大的正电位信号施加到I/O压点14上。大的正输入电位使ESD电路12将能量从I/O压点14分流到当前处于浮空态的VSS上。电源VSS上的电位开始上升，并正向偏置二极管26。这样ESD电路12，电源VSS和二极管26形成了一个从I/O压点14到电源VDD的泄放路径。相对于VSS的正电压输入在这种情况下，相对于电源VSS的大的正电位信号施加到I/O压点14上。再一次的，大的正输入电压使ESD电路12从I/O压点14分流能量到VSS。这样ESD电路12形成一个从I/O压点14到电源VSS的泄放路径。相对于VDD的负输入电压这里，一个相对于电位VDD的大的负电位施加到I/O压点14上，这个大的负电位正向偏置二极管34并使干线箝位器24将电源VSS与电源VDD连接起来。二极管34和干线箝位器24形成一个从电源VDD到I/O压点14的泄放路径。同样地，干线箝位器既可以是包含I/O驱动电路10在内的集成电路的固有电容也可以是有源的箝位电路。还存在第二条从电源VDD经过晶体管32到I/O压点14的分流路径。在这第二种情况下，固有电容(或干线箝位器24)将VDD连接到VSS并最终连接到晶体管32的控制极。晶体管32将被正向偏置从而使电流从电源的经晶体管32流到I/O压点14。相对于VSS的负电压输入在这种情况下，相对于电源VSS一个大的负电压施加到I/O压点14上。这里，二极管34成为正向偏置，实现能量从电源VSS到I/O压点14的分流。还存在第二条从电源VSS经过晶体管32到I/O压点14的分流路径。在这第二种情况下，晶体管32中的控制极到第二电流极之间的结正向偏置，形成一个从电源VSS到I/O压点14的直接电流通路。如图1所示，电源VSS连接到晶体管32的控制极。
图2中示出了图1中描述的ESD电路12的电路图。串行连接的二极管链200的第一个端点和寄生npn双极晶体管202的第一电流极连接到I/O压点14。二极管链200的第二端点连接到P型MOSFET晶体管204的第一电流极。在图中示出的实施方式中，二极管链200包含5个二极管。晶体管202的第二电流极和控制极分别连接到电源VSS和晶体管204的第二电流极。晶体管204的控制极连接到二极管206的第一端点和电源VDD。二极管206的第二端点连接到晶体管204的阱。二极管链200中的各个二极管的连接使得当I/O压点14上的电位高于约(5*0.5)V加上漏极压降的总和时它们将导通电流。TFO(厚场氧化)器件由两个具有相同导电类型的扩散区组成，这两个扩散区是相互紧邻的，且它们是在具有相反导电类型的半导体上实现的。典型的情况是在P型衬底上实现两个n型区。厚场氧化层是在相同或相反的扩散或注入区之间的中间区域在衬底之上形成的。
绝缘体硅(SOI)是一种新技术，该技术是在诸如二氧化硅，蓝宝石，金刚石等绝缘衬底上制备半导体器件。本发明可以应用到这个技术中并实现相同的功能。在这个技术中，可以在晶体管202管体的旁边形成一个提供触发电流的接触孔。
ESD电路12的操作通过参考两种可能的情况将能得以方便地进行描述(1)静电泄放(ESD)情况，和(2)电压过载(EOS)情况。通常，ESD情况的持续时间比EOS情况短且典型的ESD情况是在集成电路没有加电时发生的。
ESD情况象前面结合图1所进行的描述那样，ESD电路12在两种情况下提供ESD保护(1)相对于VDD的正输入电压和(2)相对于VSS的正输入电压。在第一种情况下，当I/O压点14上的电压超过约(5*0.5)V加晶体管204的阈值电压的总和时晶体管204开始向晶体管202输出触发电流。在短时间之后，晶体管202分流从I/O压点14到电源VSS的电流。二极管26(图1中示出)则构成到电源VDD的电路通路。在第二种情况下，当I/O压点14上的电压超过约(5*0.5)V加晶体管204的阈值电压的总和时晶体管204也开始向晶体管202输出触发电流。在短时间之后，晶体管202直接分流从I/O压点14到电源VSS的电流。
EOS情况在EOS情况下，ESD电路12的操作与它在ESD情况下的操作是类似的。这里，当I/O压点上的电压超过约(5*0.5)V加晶体管204的阈值电压再加晶体管204控制极上的电压(VDD)的总和时晶体管204开始向晶体管202输出触发电流。
二极管链200中的二极管的数目是由最小的电源VDD允许值与I/O压点14上最大的允许输入电压值之差除以单个二极管上的压降来确定的。通常这些值分别比VDD的正常值低10％和比正常的输入电压值高10％。在这里描述的实施方式中，VDD是3.3V且最大可容许的输入电压是5.0V。因此，选择了5个二极管(5.5-3.0)/(0.5)。
在ESD电路12的第二种实施方式中省去了二极管206。在这种情况下，晶体管204具有一个寄生纵向和一个寄生横向pnp型双极晶体管的特性。如果晶体管204与晶体管202在物理上是紧邻的，则这些特性将产生一个使晶体管202的局部衬底电势提高的基极电流。这个附加的基极电流将进一步触发晶体管202。在另一种实施方式中，可以用一个电阻或直接的电学连接来代替二极管206。
在推荐的实施方式中，晶体管202是通过在P型衬底中做两个n型阱来实现的。这两个n型阱形成第一和第二电流极。在这两个n型阱中间做一个p型接触。连接到p型衬底的p型接触构成一个控制极。这种基本设计可以通过重复的方式来增加晶体管202的总宽度从而避免了不必要地占用集成电路的空间。而且，通常的做法是周期性地将p型衬底连接到电源VSS上。这些连接点不能安排在晶体管202的附近。否则，由触发电流提供的衬底(电位)提升效果将会被抑制。
图3中示出了图1中描述的高压阻塞电路20的电路图。高压阻塞电路20由一个传输门300组成，该传输门自身包含一个p型MOSFET晶体管302和一个n型MOSFET晶体管304。晶体管302的控制极连接到I/O压点14。晶体管304的控制极连接到电源VDD。晶体管302和304的第一电流极接收信号PREDRIVER INA、晶体管302和304的第二电流极连接到晶体管16的控制极。晶体管302的管体也连接到晶体管16的阱上。
在工作时，传输门300中的n型晶体管限制了从I/O压点14传输到内部电路(未画出)的电压不超过(3.3-Vtn)V，其中Vtn是晶体管304的阈值电压。晶体管302将一个等于VDD(没有衰减)的控制信号传输到晶体管16的控制极上。
图4示出了图1中描述的栅泵电路28的电路图。栅泵电路28由一个p型MOSFET晶体管400组成。晶体管400的第一电流极，第二电流极，和控制极分别连接到晶体管16的控制极，I/O压点14和电源VDD。晶体管400的管体也连接到晶体管16的阱上。
图5示出了图1中描述的阱泵30的电路图。阱泵30由两个p型MOSFET晶体管500和502组成。晶体管500的第一电流极，第二电流极，和控制极分别连接到电源VDD，晶体管16的阱，和I/O压点14。晶体管502的第一电流极，第二电流极，和控制极分别连接到晶体管16的阱，I/O压点14，和电源VDD。晶体管500和502的管体也连接到晶体管16的阱上。
在工作时，当I/O压点14上的电位超过电源VDD时晶体管500和502调整晶体管16的阱。特别地，当I/O压点14上的电位最初开始超过电源VDD时，晶体管502使晶体管16的阱跟随上升的电位。这个技术防止了晶体管16的漏极寄生二极管正向偏置。反之，当I/O压点14上的电位复原为VDD或VSS时，晶体管500通过将电荷释放到电源VDD上从而将阱电位恢复到它的初始值VDD。
虽然通过参考一种特定的实施方式对本发明已经进行了描述，但是熟练的技术人员将可以作进一步的修改和改进。例如，这里公开的发明是相对于一种特定的晶体管导电类型来描述的。基于上述描述，熟练的技术人页可以在相关的环境下改变导电类型以便于使发明适合于一个特定的工艺或实施方式的要求。熟练的技术人员可以通过替换其他的结构来达到相同的目的。因此应认识到本发明包含所有不违反在下面所附的权利要求书中定义的实质和范围的修改。
权利要求
1.一个实现静电泄放保护功能的电路，其特征在于一个输入端点；一个二极管链，该二极管链的特征在于，至少一个二极管的特征在于它的第一端点和第二端点，其中第一端点连接到输入端点上；一个晶体管，该晶体管的特征在于它的第一电流极，第二电流极，和控制极，其中第一电流极连接到二极管链的第二端点，控制极连接到第一电源；以及一个寄生双极器件，其中寄生双极器件的特征在于在一个具有相反导电类型的体中制作具有相同导电类型的第一扩散区和第二扩散区，且第一扩散区连接到输入端点，第二扩散区连接到第二电源，体连接到晶体管的第二电流极。
2.权利要求1中的电路，其中体连接到第二电源。
3.权利要求1中的电路中，其中晶体管是金属氧化物半导体场效应晶体管。
4.权利要求1中的电路，其中二极管链包含多个串行连接的二极管。
5.权利要求1中的电路，进一步特征在于一个具有第一端点和第二端点的电流阻塞二极管，其中第一端点连接到第一电源，第二端点连接到晶体管的管体。
6.权利要求1中的电路，进一步特征在于一个具有第一端点和第二端点的限流电阻，其中第一端点连接到第一电源，第二端点连接到晶体管的管体。
7.权利要求1中的电路，其晶体管的体连接到第一电源。
8.权利要求1中的电路，进一步特征在于与位于第一扩散区和第二扩散区之间的寄生双极器件的体电学接触。
9.权利要求1中的电路，进一步特征在于与寄生双极器件的管体电学接触，其中第一扩散区是安排在第二扩散区和电学接触之间。
10.权利要求1中的电路，进一步特征在于与包围第一扩散区和第二扩散区的寄生双极器件的体电学接触。
全文摘要
静电泄放(ESD)电路(12)为输入/输出驱动电路(10)提供有效的保护功能。泄放路径是由一个寄生的双极晶体管(202)提供的。寄生双极器件是由MOSFET晶体管(204)和二极管链(200)的组合来触发的。通过改变二极管链中单个二极管的数目,MOSFET晶体管的触发点是可编程的。
文档编号H01L23/60GK1202734SQ98103879
公开日1998年12月23日 申请日期1998年2月17日 优先权日1997年2月18日
发明者杰里米·C·史密斯 申请人:摩托罗拉公司