便于改进沟槽腐蚀工艺的集成芯片虚设沟槽图形的制作方法

专利名称：便于改进沟槽腐蚀工艺的集成芯片虚设沟槽图形的制作方法
技术领域：
本发明一般涉及一种在集成电路芯片设计的研制阶段期间生成深沟槽图案的方法，特别涉及一种用于在芯片设计的研制阶段获得深沟槽腐蚀工艺的预计最终芯片硅负载百分比的方法。
集成电路芯片尤其是提供动态随机存取存储器(DRAM)的集成电路芯片的制造中，利用已知为选择性反应离子刻蚀(RIE)的工艺在硅衬底中腐蚀深沟槽电容器。深沟槽的尺寸和形状对于芯片的设计来说是重要的，它们将通过利用称为深沟槽(DT)掩模的“硬掩模”，从电路设计布局传递到芯片上。这种硬掩模可以是利用化学汽相淀积(CVD)由原硅酸四乙酯(TEOS)淀积或由其它所属领域公知的工艺形成的氧化硅掩模。
硬掩模覆盖芯片上不需要腐蚀的区域，从而允许RIE工艺只腐蚀不存在硬掩模的区域中的衬底。RIE期间还会发生硬掩模自身的腐蚀或侵蚀。
芯片上沟槽的群体密度被表述为硅负载百分比或“负载”，对应于被沟槽去除的硅表面开口区的总百分比。硅腐蚀率几乎不依赖于硅负载，所以存在着涉及集成电路腐蚀工艺领域一般所谓的最小“负载”效应(见C.Mogab,J.Electochem.Soc.124,1263(1977))。然而，如K.Muller在“Selectivity and Sillcon Load In Deep TrenchEtching”Microelectronic Engineering 27,457(1995)所述的深沟槽腐蚀工艺中的其它效应或“二次负载效应”对负载非常敏感。
一种这样的二次负载效应影响选择性，被定义为硅腐蚀率与掩模侵蚀率之比。在腐蚀工艺期间，腐蚀化学程序引入的氧与含硅腐蚀产物结合，形成淀积于晶片表面上的保护氧化硅敷层或钝化膜。这种钝化膜淀积在沟槽的侧壁和硬掩模上。硬掩模上的淀积减少了掩模侵蚀。所以，较低的硅负载一般会导致较高的掩模侵蚀率，因为只能获得较少的含硅腐蚀产物用于形成钝化膜。
依赖于负载的腐蚀效应和二次腐蚀效应也可能集中在高硅负载区中，产生所谓的“微负载效应”和“二次微负载效应”。例如，特定部位的掩模侵蚀率取决于其邻近部位的局部硅负载。所以，在由其它暴露的芯片区包围的晶片的中心处的芯片区具有比没有其它暴露芯片区的晶片边缘小的掩模侵蚀率，这种情形称为二次微负载效应。
如前所述，由腐蚀化学剂和腐蚀产物结合形成的钝化膜不仅淀积在晶片表面上，而且淀积在沟槽侧壁上。侧壁上的淀积确定了沟槽的锥角，这是由于侧壁钝化膜的淀积随腐蚀时间厚度增大形成的。沟槽锥角严重影响电容器表面积；电容部分由沟槽底部的暴露表面确定。所以，对于在晶片表面具有特定宽度和具有特定深度的沟槽，陡峭的锥角将提供较大的表面积，因而在沟槽底部将提供比较缓锥角更大的电容。
另一方面，锥形侧壁对于得到连续、无空洞和无缝的沟槽填充有利。这样，沟槽锥角必须控制在确保合适电容表面积的程度，还要保证无空洞和无缝多晶硅填充。锥角的控制取决于二次负载效应，因为锥角是由随腐蚀时间增加厚度增大的侧壁钝化膜的淀积形成的。
已知上述二次负载和二次微负载效应及提供一致锥角的重要性，必须精确控制腐蚀化学程序，以保持硬掩模(一般为氧化硅)的完整性，并在腐蚀期间一致地形成合适尺寸的沟槽。
一般情况下，在新DRAM芯片的早期开发阶段，为了评价，要设计和制造芯片的隔离部分。例如，与12.5％硅负载的最终设计相比，各连续的设计阶段从具有3.2％硅负载的第一阶段发展到具有6.2％硅负载的第二阶段，再发展到具有11.4％硅负载的第三阶段。由于二次负载效应，RIE工艺的腐蚀化学程序可以根据每个连续设计阶段再设计，以确保合适地形成沟槽，没有过量掩模侵蚀。所以，负载系数的变化导致了耗时研制的RIE化学过程只可用于特定设计阶段，不能再利用。
此外，在早期间的试验芯片上，常存在几个光刻“基本规则”。这些基本规则限定了可以允许的最小尺寸的抗蚀图象。会在腐蚀工艺期间不一致地开出符合这些最小基本规则的沟槽，所以负载系数一批与另一批或晶片与另一晶片间的变化高达200％，使沟槽外形产生了巨大偏差。
另外，合并技术应用于逻辑芯片的接口DRAM设计块，形成“嵌入DRAM”。由于所得芯片的主要部分是逻辑电路，没有深沟槽，所以这些芯片的负载系数与DRAM设计从中分离的芯片大不相同，需要再拟定这些芯片的腐蚀化学程序。
最后，在要腐蚀的特定结构具有大面积一般大于10微米×10微米时，会发生根本仍没有弄懂的“黑硅”现象。黑硅的特征在于致密淀积的硅草状尖峰，它们对电可靠性具有不利影响。一般来说，这些尖峰形成在这样的区域中，即在保护氧化硅层然后出现的小区域中腐蚀工艺停止的区域，同时腐蚀工艺在周围区域连续进行。
本发明的目的是提供一种方法，在芯片研制期间确定沟槽腐蚀协议(一个或多个腐蚀工艺条件)，从而减少或消除每个芯片研制阶段再设计腐蚀化学程序的需要，这种协议可以在随后的研制阶段和最终芯片制造时再用于沟槽腐蚀。还有一个目的是提供一种含虚设沟槽图案的沟槽布局图形，所说虚设沟槽图案的尺寸小到足以防止形成黑硅，大到足以一致开口，并且均匀分布于整个芯片上，以防止沟槽腐蚀期间的局部二次负载效应。
一方面，本发明提供一种布局深沟槽图案图形的方法，用于开发中的集成芯片设计，这种设计不是最终的集成芯片的设计。该方法包括以下步骤限定预计最终芯片设计半导体材料负载百分比；布设多个渐增地具有器件半导体材料负载百分比的器件深沟槽图案；布设多个渐增地具有虚设材料负载百分比的虚设深沟槽图案，其中，虚设半导体材料负载百分比等于预计最终设计半导体材料负载百分比减去器件半导体材料负载百分比。
本发明还包括修改芯片设计的方法，其中沟槽类的器件引入到芯片上，其中器件的布局含有不涉及形成深沟槽的器件(例如逻辑功能)所占的基本面积。在这些方法中，关键是虚设沟槽设置于最终芯片设计的沟槽布局中，以便得到更一致的沟槽腐蚀半导体材料负载，并使最终设计中沟槽腐蚀期间的微负载效应最小。
虚设沟槽图案的尺寸可以小到足以防止形成黑硅，大到足以一致地开口。还可以均匀分布虚设沟槽图案，以避免微负载效应。
本发明还包括利用本发明的布局法确定沟槽腐蚀协议的方法。本发明还包括在最终芯片设计中形成沟槽的方法，其中设计的一部分包括沟槽结构，还包括利用腐蚀协议腐蚀沟槽的方法，其中协议是利用本发明的布局技术在沟槽研制中确定的。根据本发明确定的腐蚀协议优选包括选自腐蚀时间、腐蚀温度、腐蚀剂成分及偏置电压中的一个或多个参数。优选的半导体材料是硅。
应理解，上述一般性介绍和以下详细介绍都是示例性的，并非限制性的。
结合附图阅读以下详细介绍后，会更好地理解本发明。要强调的是，根据惯例，附图中的各部件未按其比例。相反，为清楚起见，各部件的尺寸经过任意放大或缩小。各附图中包括以下示图

图1展示了在芯片有用区域中具有设计沟槽的集成电路芯片的一部分；图2展示了图1所示的集成电路芯片的相同部分，但在芯片没用区域中附加有虚设沟槽；图3展示了深沟槽腐蚀工艺后的硅衬底的剖面；图4展示了本发明该实施例的例子。
下面参照附图介绍本发明，附图中类似的数字表示相同的元件。这些附图意在例示，而非限制，用于帮助解释本发明。
以下关于器件布局的讨论一般涉及优选以电子模式实现的方法和信息。这样，关于以下将讨论的布局和硅图案的信息和计算，优选以根据以下所讨论的布局方法进行计算的编程电子计算装置实现。
图1展示了集成电路芯片14的代表部分，该部分中具有有用区16和没用区18，在有用区中具有设计深沟槽20。器件沟槽的尺寸一般可以为0.3微米×0.5微米，具有椭圆剖面。假定有用区占芯片面积的25％，设计沟槽区为有用区的12.5％，则整个芯片硅负载是3.125％。与芯片的要求最终设计负载12.5％相比，预计图1的负载需要不同于芯片最终设计的腐蚀化学程序。另外，图1的负载在深沟槽腐蚀工艺期间，将在有用区16导致微负载和二次微负载效应。
图2展示了与图1相同的芯片，但具有均匀分布于整个没用区18上的虚设沟槽22。假定没用区占芯片总面积的75％，并且虚设沟槽区占没用区的12.5％，则整个芯片负载为3.125％+9.375％=12.5％，与要求的最终设计负载相同。
注意，相同的12.5％负载目标(即，等于沟槽腐蚀阶段的最终设计负载)可以满足单个大沟槽(未示出)，但已知具有超过10微米×10微米的尺寸的沟槽可能会形成黑硅。尽管按当前的理解形成黑硅的最小沟槽尺寸尚未确切定义，但已知任何小于10微米×10微米的尺寸一般是安全的。这样，在优选实施例中，虚设沟槽设计为小于10微米×10微米。然而也很好理解，产生该现象的这种最大安全尺寸可能会更大。在本发明范围内采用不致于形成黑硅的任何尺寸的虚设沟槽。
12.5％的负载目标还可以满足更大量的尺寸为基本规则尺寸的更小的沟槽(未示出)，但这还不是优选实施例。该基本规则是可以用特定掩模系统布局的最小沟槽尺寸，受限于系统的光刻能力。例如，特定实施例可有0.25微米的基本规则。该基本规则尺寸的沟槽会不一致地开口，这样导致腐蚀结果重复性的不一致。已发现，至少约为基本规则尺寸1.2倍(更好为约1.2-1.4倍)的沟槽尺寸可以一致地开口，这样可以稳定每次的总硅负载。因此，在具有0.25微米基本规则的特定实施例中，最小虚设沟槽的尺寸优选为约0.3微米×0.5微米，为基本规则的1.2倍。
通过将芯片一个区域中的大量虚设沟槽和另一区域中的少量虚设沟槽分组，也可以满足12.5％的负载目标。然而，在优选实施例中，虚设沟槽均匀地分布于整个芯片区上，所以虚设沟槽和器件沟槽的整体布局是一种均匀分布。这减轻了任何微负载效应及更基本的二次微负载效应。
图3示出了深沟槽腐蚀工艺后的芯片剖面。芯片由具有叠于其上的硬掩模23的衬底21构成。硬掩模中的间隙24对应于需要沟槽的区域。进行RIE工艺，腐蚀化学程序腐蚀硅，在硬掩模23中的间隙24处形成深沟槽26。此外，腐蚀化学程序中的氧与从衬底腐蚀下的硅和硬掩模反应，在沟槽侧壁上形成保护二氧化硅淀积物28。这种淀积物自然形成相对于沟槽侧壁的锥角α。这个锥角必须控制在能够保证合适的电容表面面积，并允许无空洞和无缝的多晶硅填充的程度。由于二氧化硅淀积物的量由硅负载控制，所以芯片研制中虚设沟槽和器件沟槽的硅负载优选尽可能接近最终产品的硅负载，以避免从研制中的掩模到最终产品掩模的变化时沟槽锥角的偏差。
这样，用在研制中的集成电路设计中布局深沟槽图案的本发明的方法首先估计最后芯片设计硅负载的百分比。接着，布设构成被研制的芯片的一部分的多个器件深沟槽图案。这些沟槽累积具有器件硅负载百分比。然后从所预计的最后芯片设计负载百分比中减去该器件硅负载百分比，计算虚设硅负载百分比，根据所计算的累积硅负载百分比布局多个虚设深沟槽图案。虚设沟槽图案的尺寸小到足以避免形成黑硅，但最好至少是基本规则尺寸的约1.2倍，并分布成优选提供芯片上基本均匀的器件沟槽和虚设沟槽分布。
除分立DRAM(或其它沟槽类)器件固有的方法外，本发明还强调也可以用于根据专用集成电路(ASIC)应用在逻辑芯片中引入DRAM器件的方法。带有“嵌入DRAM”的ASIC应用是一种合并技术，其中深沟槽DRAM设计引入到逻辑芯片上，以便DRAM功能可以应用于专用逻辑芯片的专门应用。
通过在同一芯片上嵌入DRAM作为逻辑电路，ASIC技术通过使存储器和电路的逻辑功能间的通信带宽增大，提高了芯片的速度。由于逻辑功能是一般随最终应用改变的ASIC的设计特征，一般的DRAM设计可应用于许多专用ASIC逻辑设计，以制出为专用而设计的分立ASIC芯片。本发明能够形成具有不同逻辑设计与一般DRAM设计结合的芯片，其中可以开发相同的沟槽腐蚀协议，用于在独立于最后逻辑设计的每个芯片中形成沟槽。这样，假定所要求的DRAM的尺寸和ASIC芯片的整体尺寸相同，本发明消除了拟定针对每种新ASIC芯片的不同腐蚀化学程序。另外，本发明可用于避免与整个芯片的一小部分中的分立DRAM有关的微负载问题。
本发明该实施例的一个例子示于图4。图4示出了作为具有嵌入DRAM电路的逻辑芯片的集成电路芯片14’。该DRAM深沟槽20’位于有用区16’--对于DRAM来说“有用”。无用区18’不用于DRAM。在无用区18’中，存在着一般可以包括含有如图所示的功能有源区图案30和功能栅导体图案32的元件的逻辑电路。隔离区34一般位于两功能逻辑电路图案之间。这些隔离区可以包括在有源衬底层上有源区之间的浅沟槽隔离(STI)，和栅层上栅导体问的间隙。为防止有源层和栅层的平面化步骤期间成中凹形，可以在功能图案30和32问的隔离区中设置如虚设有源区图案30’和虚设栅导体图案32’等虚设逻辑图形。
根据本发明的方法，虚设沟槽在逻辑设计时置于深沟槽一级。(ⅰ)通过使沟槽腐蚀时的总硅负载高达标准目标负载，(ⅱ)通过使沟槽腐蚀时总硅负载分布于芯片表面上，虚设沟槽最好用于使硅负载和微负载效应最小。虚设沟槽与隔离区和／或逻辑电路的虚设逻辑区对准，以便虚设沟槽不影响逻辑电路。参见图4，在功能逻辑器件之间的隔离区34中，虚设逻辑下设置虚设深沟槽22’。由于功能图案之间常存在大隔离区，这种设置一般可以有足够的空间，用于先前所述的方式分布虚设沟槽，以避免微负载和二次微负载效应。另外，这些虚设沟槽22’的尺寸也优选至少约为基本规则尺寸的1.2倍(最好是约1.2-1.4倍)，以便于一致地开口，还应小到足以避免形成黑硅。
通过使沟槽腐蚀级的硅负载标准化，本发明的方法能使单个DRAM设置用于许多不同ASIC芯片。此外，本发明提供关于ASIC芯片的沟槽腐蚀协议拟定的上述效果，如同常规DRAM所获得的一样。
根据本发明的方法确定的研制中的布局(或ASIC沟槽布局)可以用于确定沟槽腐蚀协议。这种工艺一般涉及利用光刻形成基于研制中的布局的研制中的硬掩模。利用已知的程序(例如利用试错法、肉眼检查等)确定适于腐蚀研制中的布局中沟槽的腐蚀协议。根据本发明，即使最终设计的沟槽级元件在研制和芯片中已不存在，但研制中的腐蚀协议仍可有利地用作最终芯片设计的沟槽腐蚀协议。美国专利5118383和5354421中公开了沟槽腐蚀协议的例子。这里引入这些文献作参考。此外，基于设计布局形成硬掩模可以利用所属领域公知的技术进行。例如，见Kluwer Academic Pulishers出版(1995)的Badih El-Kareh的公开物“Fundamentals ofSemiconductor Processing Technologies”，这里引入此文献作参考。
尽管这里结合某些特定实施例作了展示和介绍，但本发明并不意欲限于这里所示的这些细节。相反，在权利要求书的范围及等效物的范围内，在不背离本发明精神实质的情况下，细节上可以有许多变形。
权利要求
1．一种布设用于开发中的集成芯片设计的沟槽级的深沟槽图案图形的方法，该方法包括确定预计的最终芯片设计沟槽级半导体材料负载百分比；布设多个累积具有器件沟槽级半导体材料负载百分比的器件深沟槽图案，作为所说图形的一部分；及布设多个累积具有虚设沟槽级半导体材料负载百分比的虚设深沟槽图案，作为所说图形的一部分，其中虚设沟槽级半导体材料负载百分比等于预计最终设计沟槽级半导体材料负载百分比减去器件沟槽级半导体材料负载百分比。
2．根据权利要求1的方法，其中所说半导体材料是硅，所说虚设沟槽图案具有可以避免在随后的腐蚀中形成黑硅的尺寸。
3．根据权利要求2的方法，其中所说虚设深沟槽图案的至少一个尺寸至少约为沟槽级的最小特征尺寸极限的1.2倍。
4．根据权利要求3的方法，其中所说虚设深沟槽图案的至少一个尺寸约为沟槽级的最小特征尺寸极限的1.2-1.4倍。
5．根据权利要求3的方法，其中虚设沟槽分布成在芯片上提供基本均匀的沟槽级半导体材料负载分布。
6．根据权利要求1的方法，其中集成芯片设计用于动态随机存取存储器件。
7．根据权利要求1的方法，其中集成芯片设计用于嵌入在逻辑芯片上的动态随机存取存储器件。
8．一种由半导体材料衬底形成集成电路芯片的方法，所说集成电路芯片包括在沟槽级含深沟槽的器件，所说方法包括(a)确定要腐蚀成研制中的半导体材料衬底的研制图形，所说确定包括以下步骤(ⅰ)确定预计的最终芯片设计沟槽级半导体材料负载百分比；(ⅱ)布设多个累积具有器件沟槽级半导体材料负载百分比的器件深沟槽图案，作为所说图形的一部分；及(ⅲ)布设多个累积具有虚设沟槽级半导体材料负载百分比的虚设深沟槽图案，作为所说图形的另一部分，其中虚设沟槽级半导体材料负载百分比等于预计最终芯片设计沟槽级半导体材料负载百分比减去器件沟槽级半导体材料负载百分比，(b)将所说研制图形传递到所说研制中的半导体材料衬底的表面上，(c)腐蚀所说图形在所说衬底中形成沟槽，以确定研制沟槽腐蚀协议，(d)确定设计图形，所说设计图形对应于用于所有所说沟槽级器件的完整沟槽布局，所说设计图形包含位置、形状和尺寸中的至少一个参数与所说研制图形的所有沟槽不同的至少一个沟槽图案，(e)将所说设计图形传递到最终半导体材料衬底的表面上，及(f)利用所说腐蚀协议中的至少一个参数腐蚀所说图形，在所说最终衬底上形成沟槽。
9．根据权利要求8的方法，其中步骤(b)和(e)的所说图形传递都包括在衬底表面上形成硬掩模。
10．根据权利要求8的方法，其中所说参数选自腐蚀时间、 腐蚀温度、腐蚀剂组分和偏压构成的组。
11．根据权利要求8的方法，其中步骤(c)和(f)的所说腐蚀包括反应离子腐蚀。
12．根据权利要求1的方法，其中电存储对应于所说图形的信息，并利用对应于所说预计最终芯片设计沟槽级半导体材料负载百分比的电输入和对应于由所说器件深沟槽图案形成的所说图形部分的电输入，用计算机程序确定虚设图案的所说布局图案。
13．一种由半导体材料衬底形成集成电路芯片的方法，所说集成电路芯片包括(ⅰ)在沟槽级含深沟槽的器件和( ⅱ)至少一个按逻辑器件布局的逻辑器件，所说方法包括(a)确定要腐蚀成半导体材料衬底的所说沟槽级的图形，所说确定包括以下步骤(ⅰ)确定预计的最终芯片设计沟槽级半导体材料负载百分比；(ⅱ)布设多个对应于所说深沟槽器件的深沟槽器件图案，作为所说图形的一部分，所说深沟槽器件图案累积具有器件沟槽级半导体材料负载百分比；及(ⅲ)布设多个累积具有虚设沟槽级半导体材料负载百分比的虚设深沟槽图案，作为所说图形的一部分，其中虚设沟槽级半导体材料负载百分比等于预计最终设计沟槽级半导体材料负载百分比减去器件沟槽级半导体材料负载百分比，(b)将所说图形传递到所说半导体材料衬底的表面上，(c)腐蚀所说图形在所说衬底中形成沟槽，(d)在所说衬底上按所说逻辑器件布局形成所说逻辑器件。
14．根据权利要求13的方法，其中所说逻辑器件布局包括选自虚设有源区、虚设栅和浅沟槽隔离构成的组中的非功能部分。
15．根据权利要求14的方法，其中所说虚设沟槽的至少一部分在直接位于所说逻辑器件布局的非功能部件之下位置处的所说沟槽级上。
16．根据权利要求13的方法，其中步骤(b)的所说传递包括在所说衬底的所说表面上形成硬掩模。
17．根据权利要求13的方法，其中步骤(c)的所说腐蚀利用通过在另一衬底上腐蚀不同的沟槽图形确定的腐蚀协议进行，所说不同沟槽图形具有选自位置、形状和尺寸中的至少一个参数与步骤(c)中腐蚀的所有沟槽不同的至少一个沟槽图案，所说不同沟槽图形具有基本与步骤(a)(ⅱ)的深沟槽器件图案的布局相同的布局。
全文摘要
虚设沟槽用于研制中的沟槽布局,以解决包括微负载二次负载的负载效应。在研制中采用虚设沟槽能够预计不具有器件沟槽的最终设计负载的布局中的沟槽腐蚀协议,该协议可直接用于最终芯片形成,不需再设计。虚设沟槽还可以用于同时含逻辑和DRAM布局的芯片设计,以解决不良的负载效应,并允许对含不同逻辑布局的各种芯片采用共同的DRAM沟槽布局。
文档编号H01L21/70GK1306305SQ9911196
公开日2001年8月1日 申请日期1999年8月5日 优先权日1999年8月5日
发明者约翰·阿尔斯麦尔, 加里·布罗纳, 乔治·A·卡普利塔, 理查德·克莱汉斯, K·保罗·穆勒, 罗吉夫·M·雷纳德, 克劳斯·罗伊斯那 申请人:国际商业机器公司, 西门子公司