在沟槽式功率器件中改善终端区低击穿电压的方法
【技术领域】
[0001]本发明涉及一种用于功率转换的M0SFET半导体器件，更确切的说，本发明旨在提供具有较好非钳位感性开关切换能力的沟槽式功率半导体器件，改善沟槽式功率半导体器件在终端区的低雪崩击穿能力并提供制备该器件的方法。
【背景技术】
[0002]在功率转换器件中，基于晶体管单元密度和其他各种优势的考虑，栅极可以形成在自半导体硅衬底的表面向下延伸的沟槽之中，典型的例子就是沟槽式M0SFET，其他的例如还包括沟槽式的绝缘栅极双极晶体管等，它们有一个公共的特征，就是都包括各类具有各种功能的沟槽，但出于器件自身结构的特性，某些时候，终端区的沟槽底部处的电场强度显示出为器件的最大电场密度，在电压升高到器件进入雪崩的点上，在沟槽的角部发生雪崩击穿而出现碰撞电离，会发生击穿产生雪崩电流。雪崩击穿一般容易导致热载流子效应，当接近栅极氧化层处发生击穿时，一个不良后果是热载流子可以被捕获注入至栅极氧化层，这可以损伤或断裂栅极氧化层，诱发功率器件长期的可靠性问题。此外，这样的沟槽常常成为器件达到高击穿电压的限制因素。
[0003]一般而言，如果在低电流水平雪崩击穿期间，终端区发生击穿不会过大的妨碍器件的性能，此时器件无需担忧安全工作问题。但是一旦在一些特殊的工作期间，例如非钳位感性开关切换期间，由于电路系统中电感的电流不会突变，导致器件往往要承受一些比较大的电压强度，相当于器件处于高电流水平雪崩击穿事件期间，面积有限的终端区很可能将无法安全有效地处理功率损耗，因为一个功率器件不可能消减器件有效晶体管单元的面积而无限地给终端区分配过大的面积，而后果就是，终端区的击穿会作为一个负面效应来影响了器件的安全工作区域(S0A)，这都是我们所不期望发生的。尤其是有源区的栅极沟槽和终端区的端接沟槽深度不一致时，终端区将击穿电压钳制的一个很低的水平。
[0004]正是鉴于现有技术所面临的该等各种棘手难题，本发明认为很有必要将器件限定在安全工作区域S0A和设定在最优的非钳位感性开关UIS条件下，重新调整分布于器件的电场强度，使功率转换器件具备较佳的S0A和良好的UIS能力，所以本发明就是在这一前提下提出了后续内容中的各项实施方案。
【发明内容】
[0005]在一个实施例中，本发明揭示了一种沟槽式功率半导体器件的制备方法，包括以下步骤:提供一个半导体衬底，包含底部衬底及位于底部衬底上方的外延层；刻蚀外延层，为第一次刻蚀步骤，形成有源区的具第一深度的有源沟槽，和同步形成终端区的具预期深度的端接沟槽，此时第一深度值比该端接沟槽的预期深度值小；然后再利用一个掩膜覆盖在端接沟槽上但暴露出有源沟槽；并继续实施刻蚀的步骤以增加有源沟槽的深度，为第二次刻蚀步骤，获得预期的具第二深度的有源沟槽；其中第二深度与端接沟槽的预期深度之间的差值，比第一深度与端接沟槽的预期深度之间的差值要小。
[0006]上述方法，刻蚀外延层的步骤中，先设置一个硬质掩膜层覆盖在半导体衬底之上并形成其中的开口 ；用于刻蚀制备有源沟槽的开口的尺寸，比用于刻蚀制备端接沟槽的开口的尺寸要小，使端接沟槽比有源沟槽要宽，并籍由形成端接沟槽的刻蚀速率比形成有源沟槽的刻蚀速率快，使端接沟槽的预期深度比第一深度更深。
[0007]上述方法，还包括:在有源沟槽、端接沟槽各自的底部及侧壁内衬绝缘层，并填充导电材料至有源沟槽、端接沟槽内；回刻导电材料，仅保留有源沟槽、端接沟槽各自下部的导电材料；填充绝缘材料至有源沟槽、端接沟槽各自的上部；回刻有源沟槽内的绝缘材料，和回刻终端区的一个端接沟槽内靠近有源区一侧的一部分绝缘材料，同时保留有源沟槽、端接沟槽各自下部的导电材料之上的一个绝缘隔离层；在有源沟槽、端接沟槽各自上部裸露的侧壁上覆盖另一个绝缘层，并再次填充导电材料至有源沟槽、端接沟槽各自的上部。
[0008]上述方法，还包括:植入与半导体衬底导电类型相反的离子至外延层的顶部，形成一本体层至少围绕在有源沟槽上部的侧壁周围，和随后植入与半导体衬底导电类型相同的离子至本体层的顶部，形成一个顶部掺杂层。
[0009]上述方法，填充绝缘材料至有源沟槽、端接沟槽各自的上部之后，终端区中端接沟槽的上部填充的绝缘材料靠近终端区的一部分被一个掩膜遮挡，但端接沟槽的上部填充的绝缘材料靠近有源区的另一部分却从该掩膜中予以暴露出来，以使端接沟槽上部填充的导电材料向有源区偏移。
[0010]上述方法，执行第二次刻蚀加深有源沟槽的深度的步骤中，降低端接沟槽的预期深度和有源沟槽具有的第二深度两者间的差异，使它们的差值接近于0，用于抑制终端区中的靠近有源区的一个端接沟槽底部拐角处诱发的雪崩击穿。
[0011]在另一个实施例中，本发明公开了一种沟槽式功率半导体器件，包括:一个半导体衬底，半导体衬底包含底部衬底及位于底部衬底上方的外延层；位于终端区的外延层中的第一沟槽和位于有源区的外延层中的第二沟槽；第二沟槽的宽度比第一沟槽要窄并且第二沟槽的深度不小于第一沟槽的深度。
[0012]上述沟槽式功率半导体器件，当发生雪崩击穿时，雪崩击穿发生在有源区。
[0013]上述沟槽式功率半导体器件，例如端接沟槽的第一沟槽和例如有源沟槽的第二沟槽具有相同的深度。
[0014]上述沟槽式功率半导体器件，第一沟槽侧壁上附着有一层比第二沟槽侧壁上设置的栅极氧化层要厚的氧化层。
[0015]上述沟槽式功率半导体器件，与外延层导电类型相反的一个本体区在第一沟槽和第二沟槽之间的外延层中延伸。
[0016]上述沟槽式功率半导体器件，与本体区导电类型相反的一个源极区在第一沟槽和第二沟槽之间延伸，位于本体区顶部。
[0017]上述沟槽式功率半导体器件，本体区及源极区围绕在第一沟槽两侧。
[0018]上述沟槽式功率半导体器件，本体区及源极区围绕在第二沟槽两侧。
【附图说明】
[0019]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0020]图1A?10是本发明制备沟槽式M0SFET器件的方法流程示意图。
[0021]图2是有源沟槽和端接沟槽之间具有深度差值的结构示意图。
【具体实施方式】
[0022]图1Α中，在沟槽式M0SFET器件中，半导体衬底包括一个重掺杂的底部衬底100，和包括相对底部衬底100掺杂浓度要低很多的外延层110，它们的导电掺杂类型相同，后续内容以外延生长在Ν+型衬底100上的Ν-型外延层110作为示范进行说明。以图中一个带有开口图案101、102的硬质掩膜层120作为刻蚀掩膜，对外延层110实施各向异性的干法刻蚀，来制备和定义有源区或终端区的沟槽，如图1Β，分别刻蚀形成从外延层110的上表面向下延伸的至少一个端接沟槽111和多个有源沟槽112，它们的底部终止在外延层110中。在剖面