沟槽栅超结功率器件的制造方法
【专利摘要】本发明公开了一种沟槽栅超结功率器件的制造方法，包括步骤：在N型外延层表面形成硬质掩模层；采用光刻工艺同时定义出沟槽栅和超结的第一和二沟槽形成区域；对N型外延层进行第一次刻蚀直到达到第一沟槽所要求的深度；形成保护层将第一沟槽的内侧表面覆盖；对N型外延层进行第二次刻蚀，第二次刻蚀仅对第二沟槽的形成区域的N型外延层进行刻蚀直到达到第二沟槽所要求的深度；在第二沟槽中外延填充P型硅；去除硬质掩模层和保护层并在第一沟槽的内形成栅介质层以及填充栅极导电材料。本发明能防止沟槽栅和P型柱之间出现套准偏差，能提高工艺稳定性以及使器件的开启电压和导通压降更均匀，能使超结单元尺寸更小。
【专利说明】
沟槽栅超结功率器件的制造方法
技术领域
[0001]本发明涉及一种半导体集成电路制造方法，特别是涉及一种沟槽栅超结(superj unc t i on)功率器件的制造方法。
【背景技术】
[0002]超结结构就是交替排列的N型柱和P型柱组成结构。如果用超结结构来取代垂直双扩散;MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下通过N型柱提供导通通路，导通时P型柱不提供导通通路;在截止状态下由PN立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor ,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
[0003]如图1所示，现有平面栅超结功率器件的结构示意图；这里以N型沟槽栅超结功率器件为例进行介绍，由图1可知，N型沟槽栅超结功率器件包括:
[0004]半导体衬底如娃衬底I，在半导体衬底I的表面形成有N型外延层如N型娃外延层2，超结结构由形成于N型外延层2中的P型柱3和由各P型柱3之间的N型外延层2组成的N型柱4交替排列形成。
[0005]P型体区5a形成于各P型柱3的顶部。
[0006]多晶硅栅6a形成于P型体区5a的选定区域的顶部且二者之间相隔有栅介质层如栅氧化层，被多晶硅栅6a覆盖的P型体区5a的表面用于形成沟道，所以P型体区5a作为沟道区。由多晶硅栅6a和栅介质层组成的栅极结构还延伸到P型体区5a外的N型柱表面。
[0007]由N+区组成的源区7形成于P型体区5a的表面，源区7的一侧和多晶硅栅5a自对准。
[0008]层间膜8形成于半导体衬底I的正面并将器件的多晶硅栅6a，源区7和P型体区5a等覆盖。接触孔9穿过层间膜8和底部的对应的源区7或多晶硅栅6a接触。在源区7对应的接触孔9的底部形成有P+掺杂的接触注入层10，接触注入层10的底部和P型体区5a接触。源区7和P型体区5a通过顶部的接触孔9连接到由正面金属层11组成的源极;多晶硅栅6a通过顶部的接触孔9连接到由正面金属层11组成的栅极。
[0009]沟槽栅超结功率器件为MOSFET器件时，由N型高掺杂的半导体衬底I组成漏区，并在半导体衬底I的背面形成由背面金属层组成的漏极。
[0010]由图1所示可知，一个P型柱3和相邻的P型柱4组成一个超结单元，一个超结单元中形成一个超结功率器件单元即原胞，多晶硅栅6a形成于N型柱4的顶部并为两个相邻的超结单元共用；由于多晶硅栅6a为平面结构，会占用较大的面积，这也会使得超结单元的尺寸会较大。
[0011]众所周知，在超结功率器件中采用沟槽栅代替平面栅，能有效减少P/N柱尺寸即超结单元的尺寸，该尺寸是指横向宽度，P/N柱尺寸减小意味着可以用更浓的外延层实现电荷平衡，故导通压降可以得到降低。如图2所示，是现有沟槽栅超结功率器件的结构示意图；图2和图1所示结构的区别之处为:
[0012]P型体区5会在横向上覆盖整个超结结构的表面，多晶硅栅6形成于沟槽中，多晶硅栅6会穿过P型体区5并从侧面覆盖P型体区5，被多晶硅栅6侧面覆盖的P型体区5的表面用于形成沟道。多晶硅栅6的沟槽要求位于N型柱4的顶部。
[0013]图2所示的沟槽栅结构虽然能够减少器件的尺寸，但在实际工艺中无论采用多层外延还是外延填充的方式形成P型柱3，因P型柱3和沟槽栅即多晶硅栅6是两次光刻形成，工艺中的套准偏差会导致出现P型柱3影响沟槽栅的积累区的情况;沟槽栅的积累区即位于P型体区5的底部且被多晶硅栅6侧面覆盖的N型外延层2，P型柱3和沟槽栅之间出现套准偏差时，积累区的横向尺寸会受到影响，从而会使器件的开启电压和导通压降变差。
【发明内容】
[0014]本发明所要解决的技术问题是提供一种沟槽栅超结功率器件的制造方法，能防止沟槽栅和P型柱之间出现套准偏差，能提高工艺稳定性以及使器件的开启电压和导通压降更均匀，能制作出更小原胞尺寸的沟槽栅超结功率器件。
[0015]为解决上述技术问题，本发明提供的沟槽栅超结功率器件的制造方法包括如下步骤:
[0016]步骤一、提供一半导体衬底，在所述半导体衬底表面形成由N型外延层;在所述N型外延层表面形成硬质掩模层。
[0017]步骤二、采用光刻工艺同时定义出沟槽栅的第一沟槽的形成区域和超结结构的第二沟槽的形成区域;对所述硬质掩模层进行刻蚀将所述第一沟槽的形成区域和所述第二沟槽的形成区域打开。
[0018]步骤三、对所述N型外延层进行第一次刻蚀，所述第一次刻蚀以所述硬质掩模层为掩模，所述第一次刻蚀的深度达到所述第一沟槽所要求的深度。
[0019]步骤四、形成保护层将所述第一沟槽的底部表面和侧面覆盖。
[0020]步骤五、对所述N型外延层进行第二次刻蚀，所述第二次刻蚀以所述硬质掩模层和所述保护层为掩模，所述第二次刻蚀仅对所述第二沟槽的形成区域的所述N型外延层进行刻蚀，所述第二次刻蚀后的深度要达到所述第二沟槽所要求的深度。
[0021]步骤六、进行选择性外延生长工艺在所述第二沟槽中填充P型硅，所述第二沟槽外被所述硬质掩模层和所述保护层保护而不进行外延生长。
[0022]由填充于所述第二沟槽中的P型硅组成P型柱，由各所述P型柱之间的所述N型外延层组成的N型柱，由所述P型柱和所述N型柱交替排列组成超结结构;所述第一沟槽位于各所述N型柱顶部。
[0023]步骤七、去除所述硬质掩模层和所述保护层，在所述第一沟槽的底部表面和侧面形成栅介质层；之后，在所述第一沟槽中填充栅极导电材料，由该栅极导电材料组成沟槽栅。
[0024]进一步的改进是，步骤四中的所述保护层由氮化硅组成或由氧化硅叠加氮化硅组成;所述保护层在保证将所述第一沟槽的底部表面和侧面覆盖的条件下部分或完全填充所述第一沟槽。
[0025]进一步的改进是，步骤四形成覆盖所述第一沟槽的底部表面和侧面的所述保护层的步骤包括:
[0026]步骤41、在整个所述半导体衬底正面生长所述保护层。
[0027]步骤42、通过光刻工艺形成光刻胶图形将所述第二沟槽形成区域打开。
[0028]步骤43、采用刻蚀工艺将所述第二沟槽区域的所述保护层去除；之后去除所述光刻胶图形。
[0029]进一步的改进是，步骤七之后还包括步骤:
[0030]步骤八、在所述超结结构的顶部形成P型体区，所述沟槽栅底部穿过所述P型体区，被所述沟槽栅侧面覆盖的所述P型体区表面用于形成沟道。
[0031]步骤九、在所述P型体区的表面形成源区。
[0032]步骤十、形成层间膜，接触孔和正面金属层。
[0033]进一步的改进是，步骤七中的所述栅介质层为栅氧化层。
[0034]进一步的改进是，步骤七中所述栅极导电材料为多晶硅。
[0035]进一步的改进是，由一个所述P型柱和相邻的一个所述N型柱形成一个超结单元，通过步骤二的光刻工艺同时定义出所述超结单元的宽度和所述沟槽栅和相邻的所述P型柱之间的间隔，用以消除所述沟槽栅和所述P型柱之间的套准偏差，使所述超结单元的宽度能够缩小。
[0036]本发明方法将沟槽栅的第一沟槽和超结结构的第二沟槽采用同一次光刻工艺同时定义，之后采用两次刻蚀工艺分别形成所需深度的沟槽，由于第一沟槽和第二沟槽是采用同一次光刻工艺定义形成，消除了两次光刻工艺定义时的套准偏差问题，也即本发明能防止沟槽栅和P型柱之间出现套准偏差，从而能提高工艺稳定性以及使器件的开启电压和导通压降更均匀，由于没有套准偏差，使得超结单元能够制作的更小，使制作小原胞尺寸的沟槽栅超结功率器件成为可能。
【附图说明】
[0037]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0038]图1是现有平面栅超结功率器件的结构示意图；
[0039]图2是现有沟槽栅超结功率器件的结构示意图；
[0040]图3是本发明实施例沟槽栅超结功率器件的制造方法的流程图；
[0041]图4A-图4N是本发明实施例沟槽栅超结功率器件的制造方法各步骤中的器件结构示意图。
【具体实施方式】
[0042]如图3所示，是本发明实施例沟槽栅超结功率器件的制造方法的流程图；如图4A至图4N所示，是本发明实施例沟槽栅超结功率器件的制造方法各步骤中的器件结构示意图，本发明实施例沟槽栅超结功率器件的制造方法包括如下步骤:
[0043]步骤一、如图4A所示，提供一半导体衬底I，在所述半导体衬底I表面形成由N型外延层2。本发明实施例中，半导体衬底I为硅衬底，N型外延层2为N型硅外延层;在其它实施例中，半导体衬底I也能选用其它半导体材料。
[0044]如图4B所示，在所述N型外延层2表面形成硬质掩模层101。
[0045]步骤二、如图4B所示，采用光刻工艺形成光刻胶图形102同时定义出沟槽栅6的第一沟槽103的形成区域和超结结构的第二沟槽104的形成区域;对所述硬质掩模层101进行刻蚀将所述第一沟槽103的形成区域和所述第二沟槽104的形成区域打开。
[0046]步骤三、如图4C所示，对所述N型外延层2进行第一次刻蚀，所述第一次刻蚀以所述硬质掩模层101为掩模，所述第一次刻蚀的深度达到所述第一沟槽103所要求的深度。
[0047]步骤四、形成保护层将所述第一沟槽103的底部表面和侧面覆盖。
[0048]本发明实施例中，所述保护层由氧化硅105叠加氮化硅106组成，其中氧化硅105用于减少氮化硅对硅的应力。在其它实施例中，也能省略氧化硅105，单独由氮化硅106组成所述保护层。所述保护层在保证将所述第一沟槽103的底部表面和侧面覆盖的条件下部分或完全填充所述第一沟槽103。氮化硅106需要有足够的厚度，并会在后续的第二沟槽对应的第二次刻蚀中作为硬模板。本发明实施例中形成覆盖所述第一沟槽103的底部表面和侧面的所述保护层的步骤包括:
[0049]步骤41、如图4D所示，在整个所述半导体衬底I正面生长氧化硅105和氮化硅106并叠加组成所述保护层;此时，所述保护层会位于整个所述半导体衬底的表面。
[0050]步骤42、如图4E所示，通过光刻工艺形成光刻胶图形107将所述第二沟槽104形成区域打开;光刻胶图形107对应的宽度小于硬质掩模层101的宽度即可，这是光刻胶图形107和硬质掩模层101能一起将所述第二沟槽104的形成区域打开。
[0051]步骤43、采用刻蚀工艺将所述第二沟槽104区域的所述保护层去除。首先、如图4F所示，采用湿法刻蚀工艺将所述第二沟槽104区域氮化硅106去除；之后、如图4G所示，去除所述光刻胶图形107;再之后、如图4G所示，采用湿法刻蚀工艺将所述第二沟槽104区域氧化硅 105。
[0052]步骤五、如图4H所示，对所述N型外延层2进行第二次刻蚀，所述第二次刻蚀以所述硬质掩模层101和所述保护层为掩模，所述第二次刻蚀仅对所述第二沟槽104的形成区域的所述N型外延层2进行刻蚀，所述第二次刻蚀后的深度要达到所述第二沟槽104所要求的深度。
[0053]步骤六、如图41所示，进行选择性外延生长工艺在所述第二沟槽104中填充P型硅3，所述第二沟槽104外被所述硬质掩模层101和所述保护层保护而不进行外延生长。
[0054]由填充于所述第二沟槽104中的P型硅3组成P型柱3，本发明实施例中形成所述P型柱3还包括如下分步骤:
[0055]如图41所示，首先进行选择性外延生长，这时形成的P型硅3的表面并不平坦。选择性外延生长过程中，因为第一沟槽103的底部表面和侧面都被保护层覆盖，故外延无法在第一沟槽103中生长，仅能填充于第二沟槽104中。
[0056]如图4J所示，对外延即P型硅3进行平坦化，该平坦化工艺一般采用化学机械研磨工艺(CMP)完成。
[0057]如图4K所示，对所述P型硅3进行回刻，使所述P型硅3的表面和所述N型外延层2的表面相平。
[0058]由各所述P型柱3之间的所述N型外延层2组成的N型柱4，由所述P型柱3和所述N型柱4交替排列组成超结结构;所述第一沟槽103位于各所述N型柱4顶部。
[0059]由一个所述P型柱3和相邻的一个所述N型柱4形成一个超结单元，通过步骤二的光刻工艺同时定义出所述超结单元的宽度和所述沟槽栅6和相邻的所述P型柱3之间的间隔，用以消除所述沟槽栅6和所述P型柱3之间的套准偏差，使所述超结单元的宽度能够缩小。
[0060 ]步骤七、如图4L所示，去除所述硬质掩模层1I和所述保护层;如图4M所示，在所述第一沟槽103的底部表面和侧面形成栅介质层如栅氧化层;之后，在所述第一沟槽103中填充由多晶硅组成的栅极导电材料即多晶硅栅6，由该栅极导电材料组成沟槽栅6。在其它实施例中，所述栅极导电材料也能为其它金属材料。
[0061 ] 步骤七之后还包括步骤:
[0062]步骤八、如图4N所示，在所述超结结构的顶部形成P型体区5，所述沟槽栅6底部穿过所述P型体区5，被所述沟槽栅6侧面覆盖的所述P型体区5表面用于形成沟道。
[0063]步骤九、如图4N所示，在所述P型体区5的表面形成源区7。
[0064]步骤十、如图2所示，形成层间膜8，接触孔9和正面金属层11。
[0065]层间膜8形成于半导体衬底I的正面并将器件的多晶硅栅6，源区7和P型体区5等覆盖。接触孔9穿过层间膜8和底部的对应的源区7或多晶硅栅6接触。在源区7对应的接触孔9的底部形成有P+掺杂的接触注入层10，接触注入层10的底部和P型体区5接触。源区7和P型体区5通过顶部的接触孔9连接到由正面金属层11组成的源极；多晶硅栅6通过顶部的接触孔9连接到由正面金属层11组成的栅极。
[0066]沟槽栅超结功率器件为MOSFET器件时，还包括对所述半导体衬底I进行减薄并由减薄后的N型高掺杂的半导体衬底I组成漏区，漏区也能通过所述半导体衬底I减薄后进行背面注入形成。之后，在半导体衬底I的背面形成由背面金属层组成的漏极。
[0067]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种沟槽栅超结功率器件的制造方法，其特征在于，包括如下步骤: 步骤一、提供一半导体衬底，在所述半导体衬底表面形成由N型外延层;在所述N型外延层表面形成硬质掩模层； 步骤二、采用光刻工艺同时定义出沟槽栅的第一沟槽的形成区域和超结结构的第二沟槽的形成区域;对所述硬质掩模层进行刻蚀将所述第一沟槽的形成区域和所述第二沟槽的形成区域打开； 步骤三、对所述N型外延层进行第一次刻蚀，所述第一次刻蚀以所述硬质掩模层为掩模，所述第一次刻蚀的深度达到所述第一沟槽所要求的深度； 步骤四、形成保护层将所述第一沟槽的底部表面和侧面覆盖； 步骤五、对所述N型外延层进行第二次刻蚀，所述第二次刻蚀以所述硬质掩模层和所述保护层为掩模，所述第二次刻蚀仅对所述第二沟槽的形成区域的所述N型外延层进行刻蚀，所述第二次刻蚀后的深度要达到所述第二沟槽所要求的深度； 步骤六、进行选择性外延生长工艺在所述第二沟槽中填充P型硅，所述第二沟槽外被所述硬质掩模层和所述保护层保护而不进行外延生长； 由填充于所述第二沟槽中的P型硅组成P型柱，由各所述P型柱之间的所述N型外延层组成的N型柱，由所述P型柱和所述N型柱交替排列组成超结结构;所述第一沟槽位于各所述N型柱顶部； 步骤七、去除所述硬质掩模层和所述保护层，在所述第一沟槽的底部表面和侧面形成栅介质层;之后，在所述第一沟槽中填充栅极导电材料，由该栅极导电材料组成沟槽栅。2.如权利要求1所述的沟槽栅超结功率器件的制造方法，其特征在于:步骤四中的所述保护层由氮化硅组成或由氧化硅叠加氮化硅组成;所述保护层在保证将所述第一沟槽的底部表面和侧面覆盖的条件下部分或完全填充所述第一沟槽。3.如权利要求1或2所述的沟槽栅超结功率器件的制造方法，其特征在于:步骤四形成覆盖所述第一沟槽的底部表面和侧面的所述保护层的步骤包括: 步骤41、在整个所述半导体衬底正面生长所述保护层； 步骤42、通过光刻工艺形成光刻胶图形将所述第二沟槽形成区域打开； 步骤43、采用刻蚀工艺将所述第二沟槽区域的所述保护层去除；之后去除所述光刻胶图形。4.如权利要求1所述的沟槽栅超结功率器件的制造方法，其特征在于，步骤七之后还包括步骤: 步骤八、在所述超结结构的顶部形成P型体区，所述沟槽栅底部穿过所述P型体区，被所述沟槽栅侧面覆盖的所述P型体区表面用于形成沟道； 步骤九、在所述P型体区的表面形成源区； 步骤十、形成层间膜，接触孔和正面金属层。5.如权利要求1所述的沟槽栅超结功率器件的制造方法，其特征在于:步骤七中的所述栅介质层为栅氧化层。6.如权利要求1所述的沟槽栅超结功率器件的制造方法，其特征在于:步骤七中所述栅极导电材料为多晶娃。7.如权利要求1所述的沟槽栅超结功率器件的制造方法，其特征在于:由一个所述P型柱和相邻的一个所述N型柱形成一个超结单元，通过步骤二的光刻工艺同时定义出所述超结单元的宽度和所述沟槽栅和相邻的所述P型柱之间的间隔，用以消除所述沟槽栅和所述P型柱之间的套准偏差，使所述超结单元的宽度能够缩小。
【文档编号】H01L29/78GK105914149SQ201610470549
【公开日】2016年8月31日
【申请日】2016年6月24日
【发明人】柯行飞
【申请人】上海华虹宏力半导体制造有限公司