屏蔽栅沟槽mosfet器件及其制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅沟槽MOSFET器件；本发明还涉及一种屏蔽栅沟槽MOSFET器件的制造方法。
【背景技术】
[0002]如图1所示，是现有屏蔽栅沟槽MOSFET器件的结构示意图；现有屏蔽栅沟槽MOSFET器件的电流流动区由多个原胞周期性排列组成，各所述原胞包括:
[0003]形成于半导体衬底如娃衬底101表面的N型外延层102，在N型外延层102形成有沟槽511，屏蔽电极411由填充于所述沟槽511底部的多晶硅组成，沟槽栅421由填充于沟槽511的顶部的多晶硅组成；屏蔽电极411和沟槽511的底部表面和侧面之间隔离有屏蔽介质膜311;屏蔽电极411和沟槽栅421之间隔离有栅极间隔离介质膜321;沟槽栅421和沟槽511侧面之间隔离有栅介质膜331;其中，屏蔽介质膜311、栅极间隔离介质膜321和栅介质膜331都能为氧化膜。
[0004]P阱201形成于N型外延层102顶部并作为沟道区。由N+区组成的源区203形成于沟道区201的表面;层间膜106覆盖形成有沟槽栅421和源区203的N型外延层102表面。接触孔71穿过层间膜106和源区203接触，在接触孔71底部形成有由P+区组成的沟道引出区202;接触孔71和正面金属层图形化后形成的源极81连接。
[0005]在电流流动区的外侧形成有栅电极连接区和屏蔽电极连接区，屏蔽电极连接区用于将屏蔽电极411的电极引出，栅电极连接区用于实现将沟槽栅421的电极即栅极引出。
[0006]屏蔽电极连接区中形成有沟槽512，一般沟槽512和沟槽511同时形成且相互连通；在沟槽511中填充有多晶硅412，通常多晶硅412和屏蔽电极411同时形成，但是对多晶硅412不进行回刻，从而使多晶硅412填充于沟槽512的整个深度范围内；多晶硅412和沟槽512的底部表面和侧面之间隔离有介质膜312，通常介质膜312和屏蔽介质膜311同时形成。多晶硅412和屏蔽电极411接触连接。在多晶硅412的顶部形成有接触孔72，接触孔72也连接到源极81所对应的正面金属层，即源极81也同时作为屏蔽栅金属电极。由于沟槽512的顶部要形成接触孔72，故沟槽512的宽度一般设置的比沟槽511的大。
[0007]栅电极连接区中形成有沟槽513，一般沟槽513和沟槽511同时形成且相互连通;通常在沟槽513中的填充结构也设置的和沟槽511中的一样，其中填充于沟槽513底部的多晶硅413和屏蔽电极411同时形成;填充于沟槽513顶部的多晶硅423和沟槽栅421同时形成；多晶硅413和沟槽513的底部的内部表面隔离的介质膜313和屏蔽介质膜311同时形成;多晶硅413和423之间的介质膜323和栅极间隔离介质膜321同时形成；多晶硅423和沟槽513顶部的侧面之间的介质膜333和栅介质膜331同时形成。在多晶硅423的顶部形成有接触孔73，接触孔73连接到正面金属层图形化后形成的栅极83。
[0008]现有屏蔽栅沟槽MOSFET器件的漏极形成于半导体衬底101的底部，由P阱201底部的N型外延层102组成漂移区，屏蔽电极411与屏蔽电极411之间的漂移区102形成交替排列的结构，现有屏蔽栅沟槽MOSFET器件在反向偏置状态下，屏蔽电极411和相邻的漂移区102会形成横向电场从而使得多晶硅屏蔽上411会对漂移区102进行横向耗尽，使得能被屏蔽电极411横向耗尽的区域的载流子浓度能够处于很高的浓度还能得到高的器件反向击穿电压，从而同时降低了器件的导通电阻和高的击穿电压。
[0009]图1中尺寸HO表示所述漂移区的纵向厚度，尺寸Hl表示所述沟槽311的深度;尺寸LI表示一个原胞的宽度即步进，该宽度包括了所述沟槽311的宽度和相邻所述沟槽311之间的间距。
[0010]图1所示的现有结构的屏蔽栅结构中，屏蔽介质膜需要达到一定的厚度来承受源漏电压，一般100V的器件，其在侧壁上的厚度需要5000埃?6000埃，从而使得器件单元不能有效地缩小，不能采用更高的漂移区杂质浓度降低导通电阻。同时，这样的器件结构，在完成底部屏蔽介质膜，屏蔽电极之后再进行器件栅氧化膜的成长，制造过程复杂，器件栅长会受到整个沟槽的深度、屏蔽栅的深度，侧壁屏蔽介质膜的刻蚀等多个因素的影响，导致器件一致性变差。
【发明内容】
[0011]本发明所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET器件，能减小器件单元的步进，减低器件的比导通电阻，同时减少制造难度、改善器件性能的一致性。为此，本发明还提供一种屏蔽栅沟槽MOSFET器件的制造方法。
[0012]为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET器件的电流流动区由多个原胞周期性排列组成，各所述原胞的栅极结构包括:
[0013]第一沟槽，形成于第一导电类型外延层中，所述第一导电类型外延层形成于第一导电类型半导体衬底表面。
[0014]屏蔽电极，由填充于所述第一沟槽中的第二导电类型外延层回刻后形成，所述屏蔽电极位于所述第一沟槽的底部。
[0015]在所述屏蔽电极顶部形成有所述屏蔽电极的第二导电类型外延层回刻后形成的第二沟槽。
[0016]沟槽栅，由形成于所述第二沟槽的电极材料层组成;所述沟槽栅底部通过栅极间隔离介质膜和所述屏蔽电极隔离;所述沟槽栅和所述第二沟槽的侧面之间隔离有栅介质膜。
[0017]沟道区由形成于所述第一导电类型外延层中的第二导电类型阱组成，被所述沟槽栅侧面覆盖的所述沟道区的表面用于形成沟道;所述沟道区底部的所述第一导电类型外延层组成漂移区。
[0018]所述屏蔽电极和相邻的所述漂移区直接接触且载流子平衡，在横向上，各所述原胞的所述屏蔽电极和所述漂移区组成交替排列的结构，在所述屏蔽栅沟槽MOSFET器件为反向偏置状态下，所述屏蔽电极对相邻的所述漂移区进行横向耗尽。
[0019]进一步的改进是，源区由形成于所述第二导电类型阱表面的第一导电类型的重掺杂区组成，所述源区通过接触孔连接到由正面金属层组成的源极。
[0020]所述屏蔽栅沟槽MOSFET器件还包括有屏蔽电极连接区，所述屏蔽电极连接区形成有由填充于所述第一沟槽中的第二导电类型外延层组成的屏蔽电极，所述原胞的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔连接到所述源极。
[0021]所述屏蔽电极连接区位于所述电流流动区之中；或者，所述屏蔽电极连接区位于终端区之中，所述终端区环绕在所述电流流动区周侧。
[0022]进一步的改进是，在同一横向上，相邻的所述屏蔽电极之间的间距小于等于20微米;或者，在同一横向上，相邻的所述屏蔽电极之间的间距大于20微米。
[0023]进一步的改进是，所述接触孔采用金属塞结构。
[0024]进一步的改进是，在所述接触孔的顶部形成有金属硅化物。
[0025]进一步的改进是，所述第二沟槽的宽度大于所述第一沟槽的宽度且在横向上所述第二沟槽的区域将所述第一沟槽的区域全部覆盖。
[0026]进一步的改进是，所述沟槽栅的电极材料层为多晶硅;或者，所述沟槽栅的电极材料层为金属妈娃。
[0027]为解决上述技术问题，本发明提供的屏蔽栅沟槽MOSFET器件的制造方法包括如下步骤:
[0028]步骤一、提供一表面形成有第一导电类型外延层的第一导电类型半导体衬底，采用光刻刻蚀工艺在所述第一导电类型外延层中刻蚀形成第一沟槽。
[0029]步骤二、采用外延生长工艺形成第二导电类型外延层，所述第二导电类型外延层将所述第一沟槽完全填充并延伸到所述第一沟槽外部表面。
[0030]步骤三、对所述第二导电类型外延层进行采用化学机械研磨或回刻使所述第一沟槽外部表面的所述第二导电类型外延层去除。
[0031 ]步骤四、采用光刻工艺将屏蔽栅沟槽MOSFET器件的电流流动区的各原胞的第二沟槽的形成区域打开，所述第二沟槽的宽度大于所述第一沟槽的宽度且在横向上所述第二沟槽的区域将所述第一沟槽的区域全部覆盖。
[0032]对打开的所述第二沟槽的形成区域的外延层进行刻蚀，刻蚀后的所述第二导电类型外延层位于所述第一沟槽的底部并组成屏蔽电极并在所述屏蔽电极的顶部形成第二沟槽。
[0033]步骤五、在所述屏蔽电极顶部表面形成栅极间隔离介质膜;在所述屏蔽电极顶部的所述第二沟槽侧面形成栅介质膜;在所述第二沟槽中填充电极材料层形成沟槽栅，所述沟槽栅底部通