一种finfet制造方法
【技术领域】
[0001]本发明涉及半导体工艺，具体的，本发明涉及一种FINFET制造方法。
技术背景
[0002]随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降，漏电流增加等问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体设计和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
[0003]在设计中，考虑到器件性能，FinFET鳍片多为长方体形状。然而在实际工艺中，长方体形状的鳍片抗压能力差，极易倒塌，因此，生产中的FinFET均采用三角形鳍片，而这一形状会增加很多工艺步骤的难度，比如鳍片刻蚀，源漏区掺杂等。特别是在源漏区掺杂时，为了尽可能的在鳍片中实现均匀掺杂，现有技术中多采用具有一定倾斜角度的离子注入进行源漏区掺杂。然而这种方法受鳍片高度、鳍片间距等诸多因素的影响，不仅工艺步骤复杂，也难以获得均匀掺杂。
[0004]为了解决这一问题，本发明提供了一种新型FinFET源漏掺杂方法，即在鳍片形成后，在半导体表面形成高于鳍片顶部的浅沟槽隔离结构，并在所述浅沟槽隔离结构上方形成伪栅叠层，源漏区所在的鳍片位于伪栅叠层两侧下方的浅沟槽隔离结构中，形成类似平面器件的结构，即可采用垂直的离子注入完成源漏区掺杂。采用本发明的制造方法，有效地避免了三角形鳍片形状在源漏区掺杂中造成的不良影响，优化了器件性能，同时降低了工艺复杂度。
【发明内容】
[0005]本发明提供了一种FinFET制造方法，有效地避免了三角形鳍片形状在源漏区掺杂中造成的不良影响，优化了器件性能，同时降低了工艺复杂度。具体的，该方法包括:
[0006]a.提供衬底；
[0007]b.在所述衬底上形成鳍片；
[0008]c.在所述半导体结构上形成浅沟槽隔离结构；
[0009]d.在所述浅沟槽隔离结构表面形成伪栅叠层，所述伪栅叠层与鳍片相交；
[0010]e.对所述半导体结构进行离子注入，形成源/漏区；
[0011]f.在所述半导体结构上淀积层间介质层；
[0012]g.去除伪栅叠层，形成伪栅空位；
[0013]h.在伪栅空位下方形成掺杂区以抑制源漏穿通漏电流；
[0014]1.对伪栅空位下方的浅沟槽隔离结构进行刻蚀，直至其顶部与源漏掺杂区底部平齐；
[0015]j.在所述伪栅空位中填充栅极叠层。
[0016]其中，所述浅沟槽隔离结构上表面比鳍片顶部高出5?10nm，所述浅沟槽隔离结构的材料为二氧化硅。
[0017]其中，所述伪栅叠层宽度等于所述半导体结构鳍片上的沟道长度。
[0018]其中，去除所述伪栅叠层下方的浅沟槽隔离结构时，去除深度为20?60nm。
[0019]其中，所述掺杂区位于伪栅空位下方20?60nm深度范围内，形成所述掺杂区的方法为离子注入，所述掺杂区的掺杂类型与衬底相同，所述掺杂区的掺杂浓度范围为lel8cm 3 ?lel9cm 3。
[0020]根据本发明提供的新型FinFET源漏掺杂方法，即在鳍片形成后，在半导体表面形成高于鳍片顶部的浅沟槽隔离结构，并在所述浅沟槽隔离结构上方形成伪栅叠层，源漏区所在的鳍片位于伪栅叠层两侧下方的浅沟槽隔离结构中，形成类似平面器件的结构，即可采用垂直的离子注入完成源漏区掺杂以及沟道下方防止穿通的重掺杂。采用本发明的制造方法，有效地避免了三角形鳍片形状在源漏区掺杂中造成的不良影响，优化了器件性能，同时降低了工艺复杂度。
【附图说明】
[0021]图1和图12示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的三维等角图。
[0022]图2、图4、图5、图6、图7、图8和图9示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的剖面图。
[0023]图3、图10和图11示意性地示出形成根据本发明的制造半导体鳍片的方法各阶段半导体结构的俯视图。
【具体实施方式】
[0024]如图2所示，本发明提供了一种FinFET结构，包括:衬底100、鳍片200、栅极结构、源漏区和浅沟槽隔离结构300，其中，所述浅沟槽隔离结构300为二氧化硅。
[0025]衬底100包括硅衬底(例如硅晶片)。其中，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
[0026]鳍片200通过刻蚀衬底100形成，与衬底100具有相同的材料和晶向，通常，鳍片200的长度为80nm?200nm,厚度为30nm?50nm。源漏区位于鳍片200两端，具有相同的长度。沟道位于鳍片200中部，源漏区之间，长度为30?50nm。
[0027]栅结构包包括栅极介质层、功函数调节层和栅极金属层。
[0028]以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0029]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0030]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
[0031]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0032]参见图1，本发明意图制作位于衬底100上方的半导体鳍片200。仅仅作为示例，衬底100和鳍片200都由硅组成。通过在衬底100表面外延生长半导体层并刻蚀该半导体层而形成鳍片200，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。鳍片200高度为100?150nm。
[0033]鳍片200形成之后，对所述半导体结构进行浅沟槽隔离，以形成第一浅沟槽隔离结构300，其沿A-A方向的剖面图如图2所示。优选地，首先在半导体鳍片200上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一薄层二氧化硅，以圆滑沟槽的顶角和去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，磨平后的浅沟槽隔离结构300表面没过鳍片200的最高处5?10nm。其俯视图如图3所示。
[0034]接下来，在浅沟槽隔离结构300表面形成伪栅结构，所述伪栅结构与鳍片200垂直，其宽度等于所述半导体结构鳍片上的沟道长度。具体的，所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层。本实施例中，伪栅结构由多晶硅层302和二氧化硅层301组成，其沿着图1中B-B方向的剖面图如图4所示。
[0035]可选地，在栅极堆叠的侧壁上形成侧墙，用于将栅极隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是1nm-1OOnmJn