一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。
【背景技术】
[0002]随着微电子工艺进入深亚微米阶段后，为实现高密度、高性能的大规模集成电路，半导体器件之间的隔离工艺变得越来越重要。现有技术一般采用浅沟槽隔离技术(STI，Shallow Trench Isolat1n)来实现有源器件的隔离,如互补金属氧化物半导体(CMOS)器件中，NMOS (N型金属氧化物半导体)晶体管和PMOS (P型金属氧化物半导体)晶体管之间的隔离层均采用浅沟槽隔离技术工艺形成。
[0003]浅沟槽隔离技术已经逐渐取代了传统半导体器件制造所采用的如局部硅氧化法等其他隔离方法。浅沟槽隔离技术与其他隔离方法相比具有:可以获得较窄的半导体器件隔离宽度，从而提高其器件密度，还可以提升表面平坦度，因而可在光刻时有效控制最小线宽。随着半导体技术的飞速发展，半导体器件特征尺寸的显著减小，相应低对芯片制造工艺提出了更高的要求，在制造工艺进入深亚微米技术节点之后，器件之间的绝缘隔离结构均采用浅沟槽隔离结构(STI)，在90nm技术节点，浅沟槽隔离结构的隔离沟槽通常具有较高的高深宽比(high aspect rat1, AR),在器件特征尺寸进入65纳米及以下工艺节点之后，隔离浅沟槽具有更高的高深宽比(通常大于5)，随着浅沟槽隔离结构的隔离沟槽的高深宽比的增大，STI的间隙填充(gap fill)是浅沟槽隔离技术的一个重要问题。
[0004]在现有技术中为了实现均匀无空隙(void)的填充，通常采用HDP-CVD (高密度等离子化气相沉积)工艺和HARP氧化物层填充沟槽，如图1所示。在采用HDP工艺填充沟槽的工艺流程图中，使用填充刻蚀再填充再刻蚀的工艺，在Back etch (后退刻蚀)的基础上，使用填充，刻蚀，再填充，再刻蚀，再填充的方式来增加HDP的填充窗口。在采用HARP氧化物层填充沟槽的工艺流程图中，HARP相比HDP具有更好的填充特性并且得到业界的广泛使用，在采用HARP工艺在沟槽中填充HARP氧化物层的过程中，HARP氧化物层在不同的衬底上生长速率不同，如图2A所示，在氮化物层上氧化物层的生长速率快于沟槽底部衬底(没有氮化物层)的氧化物层生长速率，这样很容易在浅沟槽隔离结构中形成空隙。如图2B所示，在水平方向氧化物层的生长速率快于在垂直方向氧化物层的生长速率，这将导致在对浅沟槽进行间隙填充时出现空隙的现象。
[0005]随着半导体工艺技术的不断升级换代，浅沟槽隔离的工艺方法也在不断地改进和发展，当大量的晶体管等器件集成到越来越小的芯片上的时候，需要浅沟槽隔离结构能很好的把每个微小的器件绝缘隔离，又不影响这些器件的工作特性。而事实上在氧化物层的浅沟槽填充工艺过程中和CMP (化学机械研磨)工艺之后很容易产生空隙，并在后续的高温致密化过程中产生裂缝，在HARP氧化硅生长之后执行退火工艺使得硅的关键尺寸缩小，从而影响和改变相关晶体管等小器件的工作特性。
[0006]因此，提出了一种新的制作浅沟槽隔离结构的方法，以避免对浅沟槽进行间隙填充时出现空隙(void)的现象。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:提供半导体衬底；在所述半导体衬底上依次形成垫氧化层和垫氮化硅层；图案化所述氮化硅层、垫氧化层和部分的半导体衬底，以形成浅沟槽；在所述垫氮化物层和所述浅沟槽的底部以及侧壁上形成硅种子层；在所述浅沟槽中填充HARP氧化物层；执行退火工艺以致密化所述HARP氧化物层。
[0009]优选地，还包括在形成所述硅种子层之前在所述浅沟槽的底部和侧壁上形成衬垫层的步骤。
[0010]优选地，所述退火工艺使所述硅种子层氧化为氧化物。
[0011]优选地，所述衬垫层的形成方法为热氧化。
[0012]优选地，所述硅种子层的材料为多晶硅或者非晶硅。
[0013]优选地，所述硅种子层的厚度范围为5埃至200埃。
[0014]优选地，所述HARP氧化物层的厚度为200埃至9000埃。
[0015]优选地，所述退火为蒸汽退火。
[0016]优选地，所述蒸汽退火的反应温度为900°C至1100°C，所述蒸汽退火的反应时间为30min至240min,在通入水蒸汽条件下执行所述蒸汽退火步骤。
[0017]优选地，还包括在执行退火工艺以致密化所述HARP氧化物层之后执行化学机械研磨的步骤。
[0018]综上所述，根据本发明的制造工艺在形成HARP氧化物之前在浅沟槽中先形成一层硅种子层可以避免在采用退火工艺处理半导体器件之后使得硅的关键尺寸缩小的问题，同时还可以优化半导体衬底中浅沟槽的形态，增强后续步骤中形成的浅沟槽顶角的圆滑效果，也有利于后续对浅沟槽的填充。
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0020]图1为根据现有技术制作浅沟槽隔离结构的工艺流程图；
[0021]图2A为氧化物层在不同衬底上的生长速率的示意图；
[0022]图2B为根据现有技术填充浅沟槽结构的器件剖视图；
[0023]图3A-3E为根据本发明一个实施方式制作浅沟槽隔离结构的相关步骤所获得的器件的剖视图；
[0024]图4为根据本发明一个实施方式制作浅沟槽隔离结构的工艺流程图；
[0025]图5A-5F为根据本发明另一个实施方式制作浅沟槽隔离结构的相关步骤所获得的器件的剖视图；
[0026]图6为根据本发明另一个实施方式制作浅沟槽隔离结构的工艺流程图。
【具体实施方式】
[0027]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0028]为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何改善浅沟槽隔离结构顶部边角的圆滑程度，以避免漏电流的产生和减小晶体管对浅沟槽隔离形状的敏感度。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
[0029]为了避免在浅沟槽隔离结构中出现空隙的问题，本发明提出了一种制作浅沟隔离结构的方法。参照图3A至图3E，示出根据本发明一个方面的实施例的相关步骤的剖视图。
[0030]如图3A所示，提供一包括有源区的半导体硅衬底300，在半导体衬底300上形成衬垫(pad)氧化层301，其主要材料为二氧化硅。该垫氧化层301可通过热氧化法形成，一般厚度为100?160埃，其主要作为隔离层以保护有源区在去除氮化硅时不受化学沾污(即作为隔离氧化层)。在垫氧化层301上形成垫氮化物层302，氮化物层的材料优选氮化硅层，可以采用炉管沉积方法或者低压化学气相沉积法形成垫氮化物层302，其厚度一般为600?1200埃，该氮化物层302主要用于在浅沟槽隔离结构中沉积氧化物过程中保护有源区，而且在化学机械研磨所填充的氧化硅时可用作研磨的阻挡材料。
[0031]作为优选，在垫氮化物层302上形成硬掩膜层，其材料为无定型碳，可以采用化学气相沉积、等离子体增强化学气相沉积来形成无定型碳层，作为一个实例，采用等离子体增强化学气相沉积形成无定型碳层，将处理气体引入到反应室内，所述处理气体为包括有丙烯的碳氢化合物气体，处理气体的流量在500立方厘米/分钟(sccm)?2000立方厘米/分钟(sccm)，反应室内的压力范围为4托?7托，施加射频功率范围为400瓦特?1000瓦特。在硬掩膜层上形成电介质抗反射涂层(DARC)，其材料为氮氧化硅，可以采用化学气沉积的方法制备电介质抗反射涂层，沉积形成电介质抗反射涂层的目的是为了降低氮化硅层的反射率，在电介质抗反射涂层上形成图案化的光刻胶层。
[0032]如图3B所示，图案化所述垫氮化物层302、垫氧化物层301和部分的半导体衬底300，以形成浅沟槽303。
[0033]作为优选，根据图案化的光刻胶依次刻蚀电介质抗反射涂层、硬掩膜层、垫氮化物层302和垫氧化层301。其中，刻蚀气体可以采用基于氯气的气体或者基于溴化氢的气体或者两者的混合气体。采用干法刻蚀工艺，干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。刻蚀气体的流量范围可为O?200立