内连线的制作方法及内连线结构的制作方法
【技术领域】
[0001]本发明涉及一种半导体元件的制造方法，且特别涉及一种半导体元件中的内连线的制作方法。
【背景技术】
[0002]现阶段半导体工艺中，钨常被用来填充接触窗(contact via)，形成所谓的插塞(plug)或金属导线(metal line),以连接金属层与娃或是连接不同的金属层。理想上,会希望接触窗的材料的电阻率越低越好，以达到较快的电流传导速率。
[0003]随着IC元件尺寸的微缩，连线层之间的接触窗孔(contact hole)会变得更小与更窄，也因此增加了对鹤导线(W metal line)填充能力(gap-fill capability)的要求。如果钨导线的填充能力不佳，会在导线中形成空洞(void)或隙缝(seam)，这将造成钨导线电阻值上升，元件效能下降。
[0004]由于在以化学气相沉积法(CVD)形成钨时，钨金属无法很好的吸附在二氧化硅表面上，所以有时在填充钨时会先填充一层氮化钛(TiN)帮助钨的粘附，并且阻止以CVD法形成钨时，反应物六氟化钨(WF6)气体中的氟与二氧化硅反应。然而,氮化钛的电阻值比钨高，会造成钨导线的电阻值上升，导致元件效能下降。
【发明内容】
[0005]本发明提供一种内连线结构及内连线的制作方法，可以制作具有高导电能力的金属内连线。
[0006]本发明的内连线的制作方法包括以下步骤。提供基底，基底上已形成有第一介电层，且第一介电层中已形成两个插塞。在第一介电层上形成第二介电层。在第二介电层中形成曝露出所述两个插塞的一沟渠。分别在每一插塞上形成一金属导线。
[0007]在本发明的一实施例中，沟渠的延伸方向和所述两个插塞的连线方向大致垂直。
[0008]在本发明的一实施例中，分别在每一插塞上形成一金属导线的方法包括:在基底上共形地形成金属层；以及位于该第二介电层上的该金属层以及位于所述两个插塞之间的该金属层。
[0009]在本发明的一实施例中，分别在每一插塞上形成一金属导线的方法包括:在沟渠中形成金属层，该金属层包括形成在沟渠的相对两侧壁上的第一部分和第二部分，以及连接第一部分和第二部分且形成在沟渠的底部的第三部分；以及移除第三部分。
[0010]在本发明的一实施例中，在移除第三部分之后，第一部分形成和所述两个插塞中的一者电性连接的一金属导线，第二部分形成和所述两个插塞中的另一者电性连接的另一金属导线。
[0011]在本发明的一实施例中，在移除第三部分之后，在第一部分和第二部分之间填入介电材料。
[0012]在本发明的一实施例中，在每一插塞上形成一金属导线之前，内连线的制作方法更包括在基底上共形地形成阻障层。
[0013]在本发明的一实施例中，内连线的制作方法更包括移除位于该第二介电层上的该阻障层以及位于所述两个插塞之间的该阻障层。
[0014]在本发明的一实施例中,第二介电层为包括两种不同介电材料的复合介电层。
[0015]本发明的内连线结构包括第一介电层、第二介电层、插塞、导线以及阻障层。第二介电层配置在第一介电层上。插塞配置在第一介电层中，且延伸至第二介电层。导线配置在第二介电层中，且位于插塞上。导线具有相对的两侧，且导线的一侧和第二介电层之间配置有阻障层，而导线的另一侧和第二介电层之间没有阻障层。
[0016]基于上述，本发明提充一种内连线结构及内连线的制作方法，可以解决由于导线材料的间隙填充能力不佳所导致的空洞或缝隙形成在导线内部的问题，且可以提高导线的导电能力。
[0017]为让本发明的上述特征和优点能更明显易懂，下文特举实施例作详细说明如下。
【附图说明】
[0018]图1A至图1I是根据本发明的第一实施方式所绘示的一种内连线的制作方法的流程图。
[0019]其中，附图标记说明如下:
[0020]100:第一介电层
[0021]101:罩幕层
[0022]102:插塞
[0023]104:第二介电层
[0024]104a:下介电层
[0025]104b:上介电层
[0026]106:沟渠
[0027]108:阻障层
[0028]110:金属层
[0029]IlOa:第一部分
[0030]IlOb:第二部分
[0031]IlOc:第三部分
[0032]111:金属导线
[0033]112:介电材料
[0034]D:间距
[0035]W:宽度
【具体实施方式】
[0036]本发明的第一实施方式提供一种内连线的制作方法，图1A至图1I是根据第一实施方式所绘示，以剖面示意的流程图。
[0037]请参照图1A，在第一实施方式中，内连线的制作方法包括提供一基底。基底可以是任意一种类型的半导体基底，例如硅基底或硅覆绝缘体(SOI)基底，且在基底中可以已经形成了各种半导体元件以及沟通各个元件的插塞和线路层。由于基底可以具有多种变化，且无论其如何变化，均落于本发明所欲保护的范围之内，因此在附图中并未将它绘示出来。
[0038]基底上已形成有第一介电层100,且第一介电层100中已形成至少两个插塞102。第一介电层100的材料例如是二氧化硅(S12);插塞102的材料例如是多晶硅或钨。插塞102将会电性连接待形成在第一介电层100上的导线和已形成在第一介电层100下的元件。第一介电层100和插塞102的形成方式是本技术领域普通技术人员所熟知的，在此不作赘述。
[0039]接着，在第一介电层100上形成第二介电层104。如图1A所绘示，在本实施方式中，第二介电层104是包括两种不同介电材料的复合介电层。具体地说，第二介电层104可包括下介电层104a和上介电层104b，其中下介电层104a的材料和第一介电层100不同，例如是氮化硅(SiN)，而上介电层104b的材料可和第一介电层100相同，例如是二氧化硅。当然，本发明并不以此为限，第二介电层104也可以是由单一材料形成的介电层。第二介电层104的形成方法也是众所皆知的，例如可以使用化学气相沉积(CVD)，其他已知的方法不在此赘述。
[0040]同时也需注意到，插塞102从第一介电层100中延伸至第二介电层104。在第二介电层104是复合介电层的本实施方式中，插塞102由第二介电层104的下介电层104a所覆至JHL ο
[0041]请参照图1B，接着，在第二介电层104上形成图案化的罩幕层101，以定义出待形成的沟渠的位置。罩幕层101可以是光阻(photoresist, PR)或硬遮罩(hard mask),其形成方法可以是微影工艺或是微影工艺搭配介电质蚀刻工艺。
[0042]请参照图1C，接着，在第二介电层104中形成沟渠106，其方法例如是干式蚀刻法，具体而言，是先以下介电层104a作为蚀刻终止层对上介电层104b进行蚀刻，再蚀刻下介电层104a，直到插塞102曝露为止。其中每一沟渠106恰好曝露出两个插塞102。图1C绘示的是沟渠106的剖面图，换句话说，沟渠106的延伸方向(z方向)大致垂直于纸面，也垂直于两个插塞102的连线方向(X方向)。同时也需注意到，在本实施方式中，沟渠106的宽度W和两个插塞102的间距D很接近，但前者略大于后者，以便之后形成在沟渠106上的金属层可以大致位于插塞102的上方，形成电性连接插塞102的导线。关于此点下文将有更详细的说明。
[0043]在沟渠106形成之后，可以将罩幕层101移除。
[0044]请参照图1D,在基底上共形地(conformally)形成阻障层108。阻障层108的材料需经过选择，使其和第二介电层104之间，以及和待填充于沟渠106的导线材料之间均具有较佳的亲和力，以使该导线材料能顺利地附着在沟渠106的侧壁上。此外，在填充导线材料期间，导线材料的源气体可能会和第二介电层104的材料发生反应，阻障层108也可以避免这种现象。就此点而言，在第二介电层104的材料为二氧化硅，要填充在沟渠106中的导线材料为钨的情况下，阻障层108可以