半导体结构及其形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
【背景技术】
[0002]在半导体制造领域中，为了实现半导体器件之间的电连接，目前已发展出各种金属互连结构以及形成工艺，例如铜互连结构，以及形成铜互连结构的铜电镀工艺(ECP，electro-coppering plating)。然而，随着超大规模集成电路(ULSI)的发展,半导体器件的特征尺寸(CD)不断缩小，形成金属互连结构的工艺也受到了挑战。
[0003]以现有的铜互连结构为例，图1至图3是现有技术的铜互连结构的形成过程的剖面结构示意图。
[0004]请参考图1，提供衬底100,所述衬底100表面具有第一介质层101,所述第一介质层101内具有导电层102,所述第一介质层101暴露出导电层102表面；在所述第一介质层101和导电层102表面形成第二介质层103。
[0005]请参考图2，在所述第二介质层103内形成暴露出导电层102的开口 104。
[0006]请参考图3，在所述开口 104 (如图2所示)的侧壁和底部表面形成种子层(未示出)，所述种子层的材料为导电材料；采用电镀工艺在所述种子层表面形成填充满所述开口104的铜互连层105。
[0007]然而，现有技术所形成的铜互连结构性能较差。
【发明内容】
[0008]本发明解决的问题是提供一种半导体结构及其形成方法，提高所形成的电互连结构的性能。
[0009]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，所述第一导电层的表面与第一介质层的表面齐平；去除部分所述第一导电层，使若干第一导电层的表面低于第一介质层表面，在所述第一介质层内形成若干第一开口 ；在若干第一开口内形成第二介质层，所述第二介质层的表面与第一介质层表面齐平；在所述第一介质层和第二介质层表面形成第三介质层，所述第三介质层内具有第二开口，所述第二开口底部暴露出至少两个第二介质层；去除第二开口底部的部分第二介质层，在第二介质层内形成第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面；在所述第三开口和第二开口内形成第二导电层。
[0010]可选的，还包括:在形成第二介质层之后，去除相邻第一导电层之间第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口 ；所述第三介质层还形成于所述第四开口内。
[0011]可选的，相邻第一导电层之间的第三介质层内具有空隙。
[0012]可选的，所述第三介质层和第二开口的形成工艺包括:采用沉积工艺在所述第四开口内、第一介质层表面和第二介质层表面形成第三介质层；在沉积工艺之后，采用抛光工艺对所述第三介质层进行平坦化，且抛光后的第三介质层表面高于第一介质层和第二介质层表面；在抛光工艺之后，刻蚀部分第三介质层直至暴露出至少两个第二介质层，在第三介质层内形成第二开口。
[0013]可选的，所述形成第三介质层的沉积工艺为等离子体增强化学气相沉积工艺。
[0014]可选的，所述第三介质层的材料为Si02、SiN、Si0N、SiCOH或低k材料。
[0015]可选的，还包括:在形成第二介质层之后，去除相邻第一导电层之间的第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口 ；在所述第四开口内形成第四介质层，所述第四介质层的表面与第二介质层和第一介质层齐平；所述第三介质层还形成于所述第四介质层表面。
[0016]可选的，所述第四介质层内具有空隙。
[0017]可选的，所述第四介质层的形成工艺包括:在所述第四开口内、第一介质层表面和第二介质层表面形成第四介质薄膜；对所述第四介质薄膜进行抛光，直至暴露出第二介质层表面为止，形成第四介质层。
[0018]可选的，所述第四介质薄膜的形成工艺为等离子体增强化学气相沉积工艺。
[0019]可选的，所述第四介质层的材料为Si02、SiN、Si0N、SiCOH或低k材料。
[0020]可选的，相邻第一导电层之间的第一介质层内具有空隙。
[0021]可选的，形成第三开口的方法包括:在所述第二开口内和第三介质层表面形成填充满所述第二开口的底层抗反射层，所述底层抗反射层的表面平坦；在所述底层抗反射层表面形成图形化的光刻胶层，所述光刻胶层内具有暴露出底层抗反射层的沟槽，所述沟槽平行于衬底表面方向的图形贯穿所述第一导电层平行于衬底表面方向的图形；以所述光刻胶层为掩膜，刻蚀所述底层抗反射层和第二介质层，在第一导电层顶部形成第三开口 ；在刻蚀形成第三开口之后，去除光刻胶层和底层抗反射层。
[0022]可选的，所述第一导电层平行于衬底表面方向的图形为条形，所述光刻胶层内的沟槽平行于衬底表面方向的图形为条形，且所述沟槽图形垂直于第一导电层的图形。
[0023]可选的，还包括:在形成第二介质层之前，在所述第一开口底部的第一导电层表面形成阻挡层；所述第二介质层形成于所述阻挡层表面。
[0024]可选的，所述阻挡层的形成的工艺为选择性沉积工艺，所述阻挡层的材料为CoWP、CuAl、CuMn 或 Co。
[0025]可选的，所述第二介质层的形成工艺包括:在第一开口内和第一介质层表面形成填充满所述第一开口的第二介质薄膜；对所述第二介质薄膜进行抛光直至暴露出第一介质层表面为止，形成第二介质层。
[0026]可选的，所述第二介质层的材料为NDC、SiN, SiCOH, BN、SiCN或低k材料。
[0027]可选的，所述第一介质层的材料为为Si02、SiN、Si0N、SiCOH或低k材料。
[0028]相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括:衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，若干第一导电层的表面低于第一介质层表面；位于若干第一导电层表面的第二介质层，所述第二介质层的表面与第一介质层表面齐平；位于所述第一介质层和第二介质层表面的第三介质层，所述第三介质层内具有第二开口，所述第二开口暴露出至少两个第二介质层；位于第二开口底部的第二介质层内的第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面；位于所述第三开口和第二开口内形成第二导电层。
[0029]与现有技术相比，本发明的技术方案具有以下优点:
[0030]在半导体结构的形成方法中，使第一导电层的表面低于第一介质层表面，并在第一导电层表面形成第二介质层；而形成于第一介质层和第二介质层表面的第三介质层具有暴露出至少两个第二介质层的第二开口，所述第二开口定义了第二导电层的结构和位置。所述第三开口通过去除第二开口底部的部分第二介质层、并暴露出第一导电层的部分表面而形成，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。后续形成的第二导电层位于第二开口和第三开口内，能够实现第二导电层与第一导电层电连接；而且，由于第三开口仅暴露出第一导电层表面，从而能够避免所述第二导电层的位置相对于第一导电层发生偏差，进而使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
[0031]进一步，相邻第一导电层之间的第一介质层内具有空隙，所述空隙能够提高相邻第一导电层之间的电隔离性能。由于第一导电层顶部具有第二介质层，所述第三开口通过去除部分第二介质层形成，因此所述第三开口仅位于第一导电层顶部，避免了所形成的第三开口打开所述第一介质层内的空隙，保证了形成于第三开口内的第二导电层与第一导电层之间电连接性能良好，而且相邻第一导电层之间的第一介质层电隔离性能良好。
[0032]进一步，去除相邻第一导电层之间第一介质层并第四开口，并在所述第四开口形成第四介质层，且所述第四介质层内具有空隙，所述空隙能够提高第四介质层的电隔离能力。而且，由于第三开口通过去除部分第二介质层形成，使得所述第三开口仅位于第一导电层顶部，从而避免了所形成的第三开口打开所述第四介质层内的空隙问题，保证了第四介质层的电隔离性能。
[0033]进一步，去除相邻第一导电层之间第一介质层并形成第四开口，所述第三介质层除了形成于第一介质层和第二介质层表面，还形成于所述第四开口内，且相邻第一导电层之前的第三介质层内具有空隙。由于第三开口通过去除部分第二介质层形成，使得所述第三开口仅位于第一导电层顶部，从而避免了所形成的第三开口打开所述第三介质层内的空隙问题，保证了相邻第一导电层之间的第三介质层的电隔离性能。
[0034]在半导体结构中，所述第三开口位于第二开口底部的部分第二介质层内，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。而所述第二导电层位于第二开口和第三开口内，以实现第二导电层与第一导电层电连接，由于第三开口仅暴露出第一导电层表面，能够避免所述第二导电层的位置相对于第一导电层发生偏差，使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
【附图说明】
[0035]图1至图3是现有技术的铜互连结构的形成过程的剖面结构示意图；
[0036]图4是用于电隔离导电层的第一介质层内具有空隙的示意图；
[0037]图5至图13是本发明实施例所述的半导体结构的形成过程的结构示意图。
【具体实施方式】
[0038]如【背景技术】所述，现有技术所形成的导电互连结构性能较差。
[0039]随着集成电路的集成度提高，半导体器件的尺寸随之缩小，为了提高器件的性能和可靠性，需要通过降低第一介质层10