12的材料为铜，采用铜电镀(ECP)工艺形成于导电的种子层表面，由于所述种子层还形成于第三介质层206表面，因此所述第二导电层还形成于第三介质层206表面；在铜电镀工艺之后，需要采用抛光工艺去除所述第三介质层206表面的第二导电层，使所述第二导电层212的表面与第三介质层206齐平。
[0087]本实施例中，所述第二导电层212使相邻的第一导电层202之间电互联,所述第一导电层202和第二导电层212构成铜互连结构。此外，所述第二导电层212的材料还能够为其它导电材料，例如铝、钨。
[0088]本实施例中，使第一导电层的表面低于第一介质层表面，并在第一导电层表面形成第二介质层；而形成于第一介质层和第二介质层表面的第三介质层具有暴露出至少两个第二介质层的第二开口，所述第二开口定义了第二导电层的结构和位置。所述第三开口通过去除第二开口底部的部分第二介质层、并暴露出第一导电层的部分表面而形成，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。后续形成的第二导电层位于第二开口和第三开口内，能够实现第二导电层与第一导电层电连接；而且，由于第三开口仅暴露出第一导电层表面，从而能够避免所述第二导电层的位置相对于第一导电层发生偏差，进而使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
[0089]相应的，本发明的实施例还提供一种半导体结构，请继续参考图13，包括:衬底200，所述衬底200表面具有第一介质层201，所述第一介质层201内具有若干第一导电层202,若干第一导电层202的表面低于第一介质层201表面；位于若干第一导电层202表面的第二介质层204，所述第二介质层204的表面与第一介质层201表面齐平；位于所述第一介质层201和第二介质层204表面的第三介质层206,所述第三介质层206内具有第二开口(未示出)，所述第二开口暴露出至少两个第二介质层204;位于第二开口底部的第二介质层204内的第三开口(未示出)，所述第三开口暴露出至少两个第一导电层202的部分顶部表面；位于所述第三开口和第二开口内形成第二导电层212。
[0090]本实施例中，所述第三开口位于第二开口底部的部分第二介质层内，因此所述第三开口能够仅暴露出第一导电层，所述第三开口相对于第一导电层的位置精确。而所述第二导电层位于第二开口和第三开口内，以实现第二导电层与第一导电层电连接，由于第三开口仅暴露出第一导电层表面，能够避免所述第二导电层的位置相对于第一导电层发生偏差，使所述第二导电层与第一导电层之间电连接性能稳定，且相邻第一导电层之间的电隔离性能良好。
[0091]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体结构的形成方法，其特征在于，包括: 提供衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，所述第一导电层的表面与第一介质层的表面齐平； 去除部分所述第一导电层，使若干第一导电层的表面低于第一介质层表面，在所述第一介质层内形成若干第一开口； 在若干第一开口内形成第二介质层，所述第二介质层的表面与第一介质层表面齐平； 在所述第一介质层和第二介质层表面形成第三介质层，所述第三介质层内具有第二开口，所述第二开口底部暴露出至少两个第二介质层； 去除第二开口底部的部分第二介质层，在第二介质层内形成第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面； 在所述第三开口和第二开口内形成第二导电层。
2.如权利要求1所述半导体结构的形成方法，其特征在于，还包括:在形成第二介质层之后，去除相邻第一导电层之间第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口 ；所述第三介质层还形成于所述第四开口内。
3.如权利要求2所述半导体结构的形成方法，其特征在于，相邻第一导电层之间的第三介质层内具有空隙。
4.如权利要求2所述半导体结构的形成方法，其特征在于，所述第三介质层和第二开口的形成工艺包括:采用沉积工艺在所述第四开口内、第一介质层表面和第二介质层表面形成第三介质层；在沉积工艺之后，采用抛光工艺对所述第三介质层进行平坦化，且抛光后的第三介质层表面高于第一介质层和第二介质层表面；在抛光工艺之后，刻蚀部分第三介质层直至暴露出至少两个第二介质层，在第三介质层内形成第二开口。
5.如权利要求4所述半导体结构的形成方法，其特征在于，所述形成第三介质层的沉积工艺为等离子体增强化学气相沉积工艺。
6.如权利要求2所述半导体结构的形成方法，其特征在于，所述第三介质层的材料为Si02、SiN, S1N, SiCOH 或低 k 材料。
7.如权利要求1所述半导体结构的形成方法，其特征在于，还包括:在形成第二介质层之后，去除相邻第一导电层之间第一介质层并暴露出衬底表面，在相邻第一导电层之间形成第四开口 ；在所述第四开口内形成第四介质层，所述第四介质层的表面与第二介质层和第一介质层齐平；所述第三介质层还形成于所述第四介质层表面。
8.如权利要求7所述半导体结构的形成方法，其特征在于，所述第四介质层内具有空隙。
9.如权利要求7所述半导体结构的形成方法，其特征在于，所述第四介质层的形成工艺包括:在所述第四开口内、第一介质层表面和第二介质层表面形成填充所述第四开口的第四介质薄膜；对所述第四介质薄膜进行抛光，直至暴露出第二介质层表面为止，形成第四介质层。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述第四介质薄膜的形成工艺为等离子体增强化学气相沉积工艺。
11.如权利要求9所述半导体结构的形成方法，其特征在于，所述第四介质层的材料为Si02、SiN, S1N, SiCOH 或低 k 材料。
12.如权利要求1所述半导体结构的形成方法，其特征在于，相邻第一导电层之间的第一介质层内具有空隙。
13.如权利要求1所述半导体结构的形成方法，其特征在于，形成第三开口的方法包括:在所述第二开口内和第三介质层表面形成填充满所述第二开口的底层抗反射层，所述底层抗反射层的表面平坦；在所述底层抗反射层表面形成图形化的光刻胶层，所述光刻胶层内具有暴露出底层抗反射层的沟槽，所述沟槽平行于衬底表面方向的图形贯穿所述第一导电层平行于衬底表面方向的图形；以所述光刻胶层为掩膜，刻蚀所述底层抗反射层和第二介质层，在第一导电层顶部形成第三开口 ；在刻蚀形成第三开口之后，去除光刻胶层和底层抗反射层。
14.如权利要求13所述半导体结构的形成方法，其特征在于，所述第一导电层平行于衬底表面方向的图形为条形，所述光刻胶层内的沟槽平行于衬底表面方向的图形为条形，且所述沟槽图形垂直于第一导电层的图形。
15.如权利要求1所述半导体结构的形成方法，其特征在于，还包括:在形成第二介质层之前，在所述第一开口底部的第一导电层表面形成阻挡层；所述第二介质层形成于所述阻挡层表面。
16.如权利要求15所述半导体结构的形成方法，其特征在于，所述阻挡层的形成的工艺为选择性沉积工艺，所述阻挡层的材料为CoWP、CuAUCuMn或Co。
17.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二介质层的形成工艺包括:在第一开口内和第一介质层表面形成填充满所述第一开口的第二介质薄膜；对所述第二介质薄膜进行抛光直至暴露出第一介质层表面为止，形成第二介质层。
18.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二介质层的材料为NDC、SiN, SiCOH, BN、SiCN 或低 k 材料。
19.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一介质层的材料为为 Si02、SiN、S1N、SiCOH 或低 k 材料。
20.一种采用如权利要求1所述方法形成的半导体结构，其特征在于，包括: 衬底，所述衬底表面具有第一介质层，所述第一介质层内具有若干第一导电层，若干第一导电层的表面低于第一介质层表面； 位于若干第一导电层表面的第二介质层，所述第二介质层的表面与第一介质层表面齐平; 位于所述第一介质层和第二介质层表面的第三介质层，所述第三介质层内具有第二开口，所述第二开口暴露出至少两个第二介质层； 位于第二开口底部的第二介质层内的第三开口，所述第三开口暴露出至少两个第一导电层的部分顶部表面； 位于所述第三开口和第二开口内形成第二导电层。
【专利摘要】一种半导体结构及其形成方法，其中，半导体结构的形成方法包括：提供表面具有第一介质层的衬底，第一介质层内具有若干第一导电层，第一导电层的表面与第一介质层的表面齐平；去除部分第一导电层，使若干第一导电层的表面低于第一介质层表面，在第一介质层内形成若干第一开口；在若干第一开口内形成第二介质层；在第一介质层和第二介质层表面形成第三介质层，第三介质层内具有第二开口，第二开口底部暴露出至少两个第二介质层；去除第二开口底部的部分第二介质层，在第二介质层内形成第三开口，第三开口暴露出至少两个第一导电层的部分顶部表面；在第三开口和第二开口内形成第二导电层。所形成的半导体结构的性能得到提高。
【IPC分类】H01L23-528, H01L21-768
【公开号】CN104576509
【申请号】CN201310505108
【发明人】洪中山
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年4月29日
【申请日】2013年10月23日
【公告号】US9117887, US20150108652