自对齐双间隔件图案化工艺的制作方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及自对齐双间隔件图案化工艺。
【背景技术】
[0002]随着半导体器件日益缩小尺寸，诸如光刻的多种加工工艺适合于实现具有越来越小的器件的制造。然而，由于半导体工艺需要较小的工艺窗口，这些器件的制造已经接近并甚至超过了光刻设备的理论极限。随着半导体器件继续缩小，器件的元件之间的期望间距(即，节距)小于采用传统的光掩模和光刻设备所能够制造的节距。
【发明内容】
[0003]根据本发明的第一方面，提供一种形成半导体器件的方法，所述方法包括:
[0004]在半导体器件层的上方形成第一硬掩模层，所述第一硬掩模层包括含金属材料；
[0005]在所述第一硬掩模层的上方形成第二硬掩模层；
[0006]在所述第二硬掩模层的上方形成第一组含金属间隔件；
[0007]使用所述第一组含金属间隔件作为掩模来图案化所述第二硬掩模层；
[0008]在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件；以及
[0009]使用所述第二组含金属间隔件作为掩模来图案化所述第一硬掩模层。
[0010]优选地，所述第一组含金属间隔件和所述第二组含金属间隔件包括氧化钛或氮化钛。
[0011]优选地，位于所述第二硬掩模层的上方的所述第一组含金属间隔件包括:
[0012]在所述第二硬掩模层的上方形成第三硬掩模层；
[0013]图案化所述第三硬掩模层；
[0014]在图案化后的第三硬掩模层的上方形成含金属间隔件层；
[0015]蚀刻所述含金属间隔件层以形成所述第一组含金属间隔件，其中，所述图案化后的第三硬掩模层的顶面被暴露；以及
[0016]从所述第一组含金属间隔件之间移除所述图案化后的第三硬掩模层。
[0017]优选地，所述图案化所述第三硬掩模层包括:
[0018]在所述第三硬掩模层的上方形成光刻胶；
[0019]图案化所述光刻胶；以及
[0020]使用图案化后的光刻胶作为掩模来图案化所述第三硬掩模层。
[0021]优选地，所述光刻胶为包括顶部光刻胶层、中间层和底层的三层式光刻胶，其中，所述中间层包括抗反射材料，并且所述底层包括硬掩模材料。
[0022]优选地，所述在图案化后的第三硬掩模层的上方形成含金属间隔件层包括:在所述图案化后的第三硬掩模层和所述第二硬掩模层的上方共形地沉积所述含金属间隔件层。
[0023]优选地，根据本发明的第一方面的所述的方法还包括在所述第一硬掩模层上形成第四硬掩模层，所述第二硬掩模层形成在所述第四硬掩模层上。
[0024]优选地，所述第一硬掩模层包括氮化钛，所述第四硬掩模层包括正硅酸乙酯，所述第二硬掩模层包括非晶硅，且所述第三硬掩模层包括氮化硅。
[0025]优选地，所述第一硬掩模层包括氧化钛，所述第四硬掩模层包括碳氧化硅，所述第二硬掩模层包括氮氧化铝，且所述第三硬掩模层包括氮氧化硅。
[0026]优选地，所述第一组含金属间隔件具有第一节距，并且所述第二组含金属间隔件具有第二节距，所述第二节距约为所述第一节距的一半。
[0027]优选地，根据本发明的第一方面的所述的方法进一步包括:
[0028]使用图案化后的第一硬掩模层作为掩模来图案化所述半导体器件层，所述图案化在所述半导体器件层中形成多个沟道；以及
[0029]在所述半导体器件层中的所述多个沟道中形成多根导线。
[0030]根据本发明的第二方面，提供一种图案化半导体器件的方法，所述方法包括:
[0031]在半导体器件层的上方形成第一硬掩模层；
[0032]在所述第一硬掩模层的上方形成第二硬掩模层；
[0033]在所述第二硬掩模层的上方形成第三硬掩模层；
[0034]在所述第三硬掩模层的上方形成第四硬掩模层；
[0035]图案化所述第四硬掩模层以形成多个第四硬掩模部分，所述多个第四硬掩模部分具有第一节距；
[0036]在所述多个第四硬掩模部分的侧壁上形成第一多个含金属间隔件，所述第一多个含金属间隔件具有第二节距，所述第二节距小于所述第一节距；
[0037]移除所述第四硬掩模部分；
[0038]使用所述第一多个含金属间隔件作为掩模来图案化所述第三硬掩模层来形成多个第三硬掩模部分，所述多个第三硬掩模部分具有第二节距；
[0039]在所述多个第三硬掩模部分的侧壁上形成第二多个含金属间隔件，所述第二多个含金属间隔件具有第三节距，所述第三节距小于所述第二节距；
[0040]移除所述第三硬掩模部分；
[0041]使用所述第二多个含金属间隔件作为掩模来图案化所述第二硬掩模、所述第一硬掩模和所述半导体器件层。
[0042]优选地，所述第一多个含金属间隔件和所述第二多个含金属间隔件包括钛。
[0043]优选地，所述第一硬掩模层为金属硬掩模层，并且所述第二硬掩模层、所述第三硬掩模层和所述第四硬掩模层为介电硬掩模层。
[0044]优选地，所述第二节距约为所述第一节距的一半且所述第三节距约为所述第二节距的一半。
[0045]优选地，所述半导体器件层为低k介电层。
[0046]优选地，根据本发明的第二方面的所述的方法进一步包括:
[0047]在所述第三硬掩模层上形成第五硬掩模层，所述第四硬掩模层在所述第五硬掩模层上形成，所述第五硬掩模层和所述第二硬掩模层具有相同的材料成分。
[0048]根据本发明的第三方面，提供一种图案化半导体器件的方法，所述方法包括:
[0049]在第一硬掩模层和半导体器件层的上方形成第二硬掩模层；
[0050]图案化所述第二硬掩模层以形成多个第二硬掩模部分；
[0051]在所述多个第二硬掩模部分的上方共形地形成第一含金属间隔件层；
[0052]蚀刻所述第一含金属间隔件层以在所述第二硬掩模部分的侧壁上形成第一组间隔件；
[0053]从所述第一组间隔件之间移除所述第二硬掩模部分，所述第一组间隔件形成第一掩模图案；
[0054]使用所述第一掩模图案来图案化所述第一硬掩模层以形成多个第一硬掩模部分;
[0055]在所述多个第一硬掩模部分的上方共形地形成第二含金属间隔件层；
[0056]蚀刻所述第二含金属间隔件层以在所述第一硬掩模部分的侧壁上形成第二组间隔件；
[0057]从所述第二组间隔件之间移除所述第一硬掩模部分，所述第二组间隔件形成第二掩模图案；以及
[0058]使用所述第二掩模图案来图案化所述半导体器件层。
[0059]优选地，所述第一含金属间隔件层和所述第二含金属间隔件层包括氧化钛或氮化钛。
[0060]优选地，所述第二组间隔件具有约32nm的节距。
【附图说明】
[0061]为了更完整地理解本实施例及其优势，现在接合附图参照以下描述，其中:
[0062]图1A、图 1B、图 2A、图 2B、图 3A、图 3B、图 4A、图 4B、图 5A、图 5B、图 6A、图 6B、图 7A、图7B、图8A、图8B、图9和图10为根据实施例的半导体器件的图案化的中间阶段俯视图和截面图，以及
[0063]图11A、图 11B、图 12A、图 12B、图 13A、图 13B、图 14A、图 14B、图 15A 和图 15B 为根据另一实施例的半导体器件的图案化的中间阶段俯视图和截面图。
【具体实施方式】
[0064]现在详细参照附图中所示的实施例。无论何时，附图和说明书中使用的相同参考标号指代相同或相似零件。在附图中，可出于清楚和方便目的而放大形状和厚度。本说明书将具体指向构成根据本发明的方法和装置的一部分的元件或更直接地与该方法或装置协作的元件。应当理解，未具体示出或描述的元件可采用本领域技术人员已知的多种形式。一旦本领域技术人员对本发明知情，则很多替代和修改对于他们而言是显而易见的。
[0065]整个本说明书中引用“一个实施例”或“某个实施例”意味着结合该实施例描述的部件、结构或特征包括在本公开的至少一个实施例中。因此在本说明书的各个位置出现的短语“在一个实施中”或“在某个实施例中”不一定指同一个实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应理解，以下附图没有按比例绘制；而这些附图只是为了阐明。
[0066]参照通过将多个图案传递至半导体器件层上方的多个硬掩模层来用于图案化半导体器件层的方法对实施例进行描述。至少一个图案包括与共形沉积在芯轴上方的间隔件对齐的侧壁；该间隔件由诸如氧化钛的高蚀刻选择性材料制成。
[0067]图1A至图10为根据实施例的半导体器件100的图案化的中间阶段的截面图。图1A和图1B分别示出了处于加工的中间阶段的半导体器件100的俯视图和截面图。图1B为沿着图1A中的线A-A的截面图。图2B至图8B及图1lB至图15B同样为沿着每个相应的俯视图(图2A至图8B及图1lA至图15A)中的相同的线A-A的截面图，尽管线A-A未在这些后续附图中示出。
[0068]参照图1A和图1B，半导体器件100包括光学蚀刻终止层(ESL) 20、半导体器件层22、抗反射涂层(ARC) 24、硬掩模层26、28、30和32及位于硬掩模层26至32上方的三层式光刻胶40。半导体器件层22为需要图案化的层。在一些实施例中，半导体器件层22为要被用于金属线的金属层并由铜、铝等或上述