3]图4A和图4B示出了暴露在顶部光刻胶层48的开孔中的芯轴32’(参见图3A和图3B)的移除。三层式光刻胶50的中间层46和底层44被顶部光刻胶层48图案化，使得芯轴32’的顶面被暴露。在某实施例中，采用蚀刻工艺气体通过干蚀刻工艺对暴露的芯轴32’进行图案化，该蚀刻工艺气体包括02、0)2、(；!1/2、41'為、!12等、上述组合或能够移除芯轴32’而不损坏间隔件42的任意其它合适的蚀刻剂。如图4A和图4B中所示，芯轴32’可仅在半导体器件100的中央部分中进行移除，这是因为芯轴32’可残留在半导体器件100的边缘部分上。在一些实施例中，移除全部了芯轴32’。
[0084]图5A和图5B示出通过间隔件42图案化硬掩模层30以形成芯轴30’。在一些实施例中，采用包括O2、CO2、CxHyFz、Ar、N2、H2等或上述组合的蚀刻工艺气体通过干法蚀刻工艺图案化芯轴层30。如图5A和图5B中所示，芯轴30’成形为具有宽度W5且相邻芯轴30’由宽度W3间隔开。
[0085]图6A和图6B示出了间隔件52沿着芯轴30’的侧壁的形成。在形成芯轴30’后，间隔件层(未示出)在芯轴30’和硬掩模层28上方形成。该间隔件层类似于上面描述的间隔件层且本文不再重复描述，然而间隔件层并不需要相同。间隔件层的厚度可选择成决定最终形成在半导体器件层22中的部件的厚度。
[0086]在间隔件层于芯轴30’上方形成后，该间隔件层可被蚀刻来暴露出芯轴30’并形成间隔件52。可通过与上述间隔件层蚀刻相似的工艺来蚀刻该间隔件层且在本文中不再重复该描述，然而间隔件层蚀刻工艺并不需要相同。在某实施例中，间隔件52成形为具有宽度W6。在某实施例中，宽度W6约为IX且相邻间隔件52之间的宽度W7约为IX。在一些实施例中，宽度W5、WjP W 7基本相同。
[0087]通过在第一组间隔件42的图案(用以形成芯轴30’)的侧壁上形成第二组间隔件52，进行四重图案化以减小节距，而同时采用更成熟的光刻技术。例如，当前的工艺能够使用128nm节距光刻和两个16nm厚的间隔件层来实现32nm节距互连。因此，当前的工艺能够使用193nm浸没式光刻来获得32nm节距，而同时相较于诸如超紫外线(EUV)光刻等的更新的光刻方法还具有较低的成本和较高的生产量。
[0088]图7A和图7B示出了三层式光刻胶60在间隔件52和芯轴30’上方的形成。该三层式光刻胶60可基本类似于三层式光刻胶40并包括相对薄的顶部光刻胶层58、中间层56 (例如，BARC)和底层54 (例如，硬掩模材料)。
[0089]顶部光刻胶层58可例如通过使用包括辐射束的浸没式光刻系统进行图案化，该辐射束可为来自KrF准分子激光器的248nm束或来自ArF准分子激光器的193nm束以曝光顶部光刻胶层58的部分并根据所使用的是正性光刻胶还是负性光刻胶来显影曝光部分/未曝光部分。因此，诸如图7A和图7B中所示图案的图案在顶部光刻胶层58中形成，顶部光刻胶层58包括位于顶部光刻胶层58的中央部分中的开孔。在某实施例中，顶部光刻胶层58中的开孔的侧壁与间隔件52的侧壁52A(参见图6A和图7A)基本对齐。顶部光刻胶层58的图案将被用以掩盖芯轴30’的部分，因此可通过后续蚀刻工艺移除芯轴30’的其它部分。图7A和图7B中所示的图案仅出于示意性目的且可根据半导体器件100的设计形成不同的图案。
[0090]图8A和图8B示出了芯轴30’暴露在顶部光刻胶层58的开孔中的部分(图7A和图7B)的移除。三层式光刻胶60的中间层56和底层54通过顶部光刻胶层58被图案化，使得芯轴30’的顶面的部分被暴露。在某实施例中，使用蚀刻工艺气体通过干蚀刻工艺来图案化暴露的芯轴30’，蚀刻工艺气体包括02、CO2, CxHyFz, Ar、N2,112等、上述组合或能够移除芯轴30’而不损害间隔件52和硬掩模层28的任何其它合适的蚀刻剂。如图7A和图7B所示，芯轴30’可仅仅在半导体器件100的中央部分中被移除，这是因为芯轴30’可残留在半导体器件100的边缘部分上。
[0091]在移除芯轴30’的部分后，间隔件52保留在硬掩模层28的表面上。间隔件52均具有宽度^且它们通过宽度15或17间隔开。在某实施例中，宽度W 5、胃6和W7基本相等。在示例性实施例中，w5、胃6和W 7都约为16nm且因此间隔件52的节距为32nm。
[0092]如图8A和图8B中所示，由间隔件52和芯轴30’的剩余部分限定的图案为若干光刻工艺的组合。线形图案A(La)由包括图1A至图2B中所示的三层式光刻胶40和间隔件42的光刻步骤产生。线形图案B(Lb)由包括图3A至图4B中所示的三层式光刻胶50和间隔件52的光刻步骤产生。线形图案C(Lc)由包括图7A至图8B中所示的三层式光刻胶60和间隔件52的光刻步骤产生。
[0093]如图9中所示，间隔件52可被用以图案化硬掩模层28、硬掩模层26、ARC层24及半导体器件层22。在某实施例中，使用蚀刻工艺气体通过干蚀刻工艺来图案化硬掩模层28，蚀刻工艺气体包括02、CO2, CxHyFz, Ar、N2,112等、上述组合或能够图案化硬掩模层28的任何其它合适的蚀刻剂。图案化后的硬掩模层28随后被用作用以图案化硬掩模层26的掩模。在某实施例中，使用包括蚀刻气体的蚀刻工艺来图案化硬掩模层26，该蚀刻气体包括Cl2、02、CxHyFz, N2, 4等或上述组合。
[0094]可采用图案化后的硬掩模层28作为掩模来图案化ARC24。通过包括诸如C4F8、N2、02、Ar等或上述组合的蚀刻剂的蚀刻工艺可将ARC24图案化。图案化后的硬掩模28可被用以例如通过蚀刻工艺将所示图案传递至半导体器件层22来形成图案化后的半导体器件层22’。在某实施例中，图案化后的半导体器件层22’的上部具有在其中形成的多个沟道62。间隔件52、硬掩模层26及ARC层24可随后如图9中所示被移除。该多个沟道62可由导电材料进行填充而形成多根导线(参见图10)。
[0095]图10示出在图案化后的半导体器件层22’上方形成导电材料66，充满该多个沟道62。例如，导电材料66可包括例如势皇层、种子层、衬垫、或多层或者上述的组合(未示出)。使用电化学涂覆(ECP)方法和/或其它沉积方法可使填充材料在层/衬垫上方形成，该填充材料诸如为铜、铜合金、铝、铝合金等或上述的组合。如图10所示，可用化学机械抛光(CMP)工艺和/或蚀刻工艺来从图案化后的半导体器件层22’的顶面上方移除过多的导电材料66，如此在图案化后的半导体器件层22’中形成多根导线66。导线66具有与如图8A和图SB中所示的间隔件52基本相同的节距和间距。
[0096]可对用于各个层的材料进行选择以确保各层之间足够的蚀刻选择性。在示例性实施例中，硬掩模层26为氮化钛，硬掩模层28为TEOS，芯轴层30为非晶硅，芯轴层32为氮化硅，且间隔件42和52都为氧化钛。在另一示例性实施例中，硬掩模层26为氧化钛、硬掩模层28为S1xCy,芯轴层30为AlOxNy,芯轴层32为S1N，且间隔件42和52都为氮化钛。这些实施例仅仅是可被使用的材料的可能组合的实例，且本发明并不意在局限于这些特定实施例。
[0097]通过形成两组具有基本相同宽度的间隔件(间隔件42和52)，进行四重图案化来减小节距，这样允许使用更成熟的光刻工艺。例如，当前的工艺能够使用128nm节距光刻和两个16nm厚间隔件层来获得32nm节距互连。因此，当前的工艺能够使用193nm浸没式光刻来获得32nm节距，而同时相较于诸如超紫外线(EUV)光刻等的更新的光刻方法还具有较低的成本和较高的生产量。
[0098]图1lA至图15B为根据另一实施例的半导体器件200的图案化的中间阶段的截面图。除半导体器件200在芯轴层30和32之间包括另一硬掩模层31之外，半导体器件200的图案化类似于半导体器件100的图案化。另外的硬掩模层31允许另外的材料组合用于硬掩模层和芯轴层。关于本实施例与先前所述实施例相似的那些细节在本文中不再重复。
[0099]参照图1lA和图118，硬掩模层26、28和31及芯轴层30和32在么1^24上方形成。在某实施例中，硬掩模层26为金属硬掩模层而硬掩模层28、30、31和32为介电硬掩模层。在后续加工步骤中，采用多种光刻和蚀刻技术将图案传递到硬掩模层26上。硬掩模层26然后可被用作图案化掩模以用于蚀刻下方的ARC24和半导体器件层22。硬掩模层26可为诸如氮化钛、氧化钛等或上述组合的掩模材料。硬掩模层26可采用诸如CVD、PVD、ALD等或上述组合的工艺形成。在某实施例中，硬掩模层26成形为具有从约100埃至约500埃的厚度。
[0100]硬掩模层28可沉积在硬掩模层26上方。硬掩模层28可被用作掩模图案以用于硬掩模层26。在后续加工步骤中，通过随后可被传递至硬掩模层26的多图案来图案化硬掩模层28。硬掩模层28可为诸如TEOS、S1xCy等或上述组合的掩模材料。硬掩模层28可使用诸如CVD、ALD等或上述组合的工艺形成。在某实施例中，硬掩模层28成形为具有从约100埃至约1000埃的厚度。
[0101]芯轴层30在硬掩模层28上方形成。芯轴层30可为掩模材料，该掩模材料诸如非晶硅、诸如AlOxNy的金属膜等或上述组合或可被图案化并被选择性移除的任意其它材料。芯轴层30可采用诸如CVD、ALD等或上述组合的工艺制成。在某实施例中，芯轴层30成形为具有从约200埃至约1000埃的厚度。
[0102]硬掩模层31在芯轴层30上方形成。硬掩模层31可通过与上述硬掩模层28相似的工艺和材料形成且本文不再重复描述，然而硬掩模层28和31不需要相同。
[0103]芯轴层3