2在硬掩模层31上方形成。芯轴层32可通过与上述芯轴层30相似的工艺、材料形成，且本文不再重复描述，然而芯轴层30和32不需要相同。
[0104]图12A和图12B示出在芯轴层32已经被图案化而在硬掩模层31的表面上形成开孔和芯轴32’之后产生的结构。形成图12A和图12B的工艺类似于上面在图2A和图2B中所述的工艺且本文不再重复描述。
[0105]图13A和图13B示出了三层式光刻胶50在芯轴32’和硬掩模层31上方的形成。形成图13A和图13B的工艺类似于上面在图3A和图3B中所述的工艺且本文不再重复描述。
[0106]图14A和图14B示出了暴露在顶部光刻胶层48的开孔中的芯轴32’(参见图13A和图13B)的移除。形成图14A和图14B的工艺类似于上面在图4A和图4B中所述的工艺且本文不再重复描述。
[0107]图15A和图15B示出通过间隔件42图案化硬掩模层31和芯轴层30而形成芯轴30’。间隔件42被用作掩模来图案化硬掩模层31，硬掩模层31被用作掩模来图案化芯轴层30。在某实施例中，采用蚀刻工艺气体通过干蚀刻工艺来图案化硬掩模层31，蚀刻工艺气体包括02、CO2, CxHyFz, Ar、N2,112等、上述组合或能够图案化硬掩模层31的任何其它合适的蚀刻剂。形成图15A和图15B中的结构的剩余加工步骤类似于上面在图5A和图5B中所述的工艺且本文不再重复描述。
[0108]图15A和图15B中所示半导体器件200的中间结构将经历与上面在图6A至图10中所述加工步骤类似的进一步加工且本文不再描述这些加工步骤。
[0109]一个实施例为形成半导体器件的方法，该方法包括在半导体器件层上方形成第一硬掩模层，第一硬掩模层包括含金属材料，在第一硬掩模层上方形成第二硬掩模层，并在第二硬掩模层上方形成第一组含金属间隔件。该方法进一步包括使用第一组含金属间隔件作为掩模来图案化第二硬掩模层，在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件，并且采用第二组含金属间隔件作为掩模来图案化第一硬掩模层。
[0110]另一实施例为图案化半导体器件的方法，该方法包括在半导体器件层上方形成第一硬掩模层，在第一硬掩模层上方形成第二硬掩模层，在第二硬掩模层上方形成第三硬掩模层以及在第三硬掩模层上方形成第四硬掩模层。该方法进一步包括图案化第四硬掩模层来形成多个第四硬掩模部分，该多个第四硬掩模部分具有第一节距，在该多个第四硬掩模部分的侧壁上形成第一多个含金属间隔件，该第一多个含金属间隔件具有第二节距，第二节距小于第一节距，移除第四硬掩模部分，以及使用该第一多个含金属间隔件作为掩模来图案化第三硬掩模层以形成多个第三硬掩模部分，该多个第三硬掩模部分具有所述第二节距。该方法进一步包括在该多个第三硬掩模部分的侧壁上形成第二多个含金属间隔件，该第二多个含金属间隔件具有第三节距，第三节距小于第二节距，移除第三硬掩模部分，以及采用该第二多个含金属间隔件作为掩模来图案化第二硬掩模、第一硬掩模及半导体器件层O
[0111]又一实施例为图案化半导体器件的方法，该方法包括在第一硬掩模层和半导体器件层上方形成第二硬掩模层，图案化第二硬掩模层以形成多个第二硬掩模部分，在该多个第二硬掩模部分上方共形地形成第一含金属间隔件层，以及蚀刻第一含金属间隔件层以在第二硬掩模部分的侧壁上形成第一组间隔件。该方法进一步包括从第一组间隔件之间移除第二硬掩模部分，第一组间隔件形成第一掩模图案，使用第一掩模图案来图案化第一硬掩模层以形成多个第一硬掩模部分，在该多个第一硬掩模部分的上方共形地形成第二含金属间隔件层，以及蚀刻第二含金属间隔件层以在第一硬掩模部分的侧壁上形成第二组间隔件。该方法进一步包括从第二组间隔件之间移除第一硬掩模部分，第二组间隔件形成第二掩模图案，以及使用第二掩模图案来图案化半导体器件层。
[0112]尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
【主权项】
1.一种形成半导体器件的方法，所述方法包括: 在半导体器件层的上方形成第一硬掩模层，所述第一硬掩模层包括含金属材料； 在所述第一硬掩模层的上方形成第二硬掩模层； 在所述第二硬掩模层的上方形成第一组含金属间隔件； 使用所述第一组含金属间隔件作为掩模来图案化所述第二硬掩模层； 在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件；以及 使用所述第二组含金属间隔件作为掩模来图案化所述第一硬掩模层。
2.根据权利要求1所述的方法，其中，所述第一组含金属间隔件和所述第二组含金属间隔件包括氧化钛或氮化钛。
3.根据权利要求1所述的方法，其中，位于所述第二硬掩模层的上方的所述第一组含金属间隔件包括: 在所述第二硬掩模层的上方形成第三硬掩模层； 图案化所述第三硬掩模层； 在图案化后的第三硬掩模层的上方形成含金属间隔件层； 蚀刻所述含金属间隔件层以形成所述第一组含金属间隔件，其中，所述图案化后的第三硬掩模层的顶面被暴露；以及 从所述第一组含金属间隔件之间移除所述图案化后的第三硬掩模层。
4.根据权利要求3所述的方法，其中，所述图案化所述第三硬掩模层包括: 在所述第三硬掩模层的上方形成光刻胶； 图案化所述光刻胶；以及 使用图案化后的光刻胶作为掩模来图案化所述第三硬掩模层。
5.根据权利要求4所述的方法，其中，所述光刻胶为包括顶部光刻胶层、中间层和底层的三层式光刻胶，其中，所述中间层包括抗反射材料，并且所述底层包括硬掩模材料。
6.根据权利要求3所述的方法，其中，所述在图案化后的第三硬掩模层的上方形成含金属间隔件层包括:在所述图案化后的第三硬掩模层和所述第二硬掩模层的上方共形地沉积所述含金属间隔件层。
7.根据权利要求3所述的方法，还包括在所述第一硬掩模层上形成第四硬掩模层，所述第二硬掩模层形成在所述第四硬掩模层上。
8.根据权利要求7所述的方法，其中，所述第一硬掩模层包括氮化钛，所述第四硬掩模层包括正硅酸乙酯，所述第二硬掩模层包括非晶硅，且所述第三硬掩模层包括氮化硅。
9.一种图案化半导体器件的方法，所述方法包括: 在半导体器件层的上方形成第一硬掩模层； 在所述第一硬掩模层的上方形成第二硬掩模层； 在所述第二硬掩模层的上方形成第三硬掩模层； 在所述第三硬掩模层的上方形成第四硬掩模层； 图案化所述第四硬掩模层以形成多个第四硬掩模部分，所述多个第四硬掩模部分具有第一节距； 在所述多个第四硬掩模部分的侧壁上形成第一多个含金属间隔件，所述第一多个含金属间隔件具有第二节距，所述第二节距小于所述第一节距； 移除所述第四硬掩模部分； 使用所述第一多个含金属间隔件作为掩模来图案化所述第三硬掩模层来形成多个第三硬掩模部分，所述多个第三硬掩模部分具有第二节距； 在所述多个第三硬掩模部分的侧壁上形成第二多个含金属间隔件，所述第二多个含金属间隔件具有第三节距，所述第三节距小于所述第二节距； 移除所述第三硬掩模部分； 使用所述第二多个含金属间隔件作为掩模来图案化所述第二硬掩模、所述第一硬掩模和所述半导体器件层。
10.一种图案化半导体器件的方法，所述方法包括: 在第一硬掩模层和半导体器件层的上方形成第二硬掩模层； 图案化所述第二硬掩模层以形成多个第二硬掩模部分； 在所述多个第二硬掩模部分的上方共形地形成第一含金属间隔件层； 蚀刻所述第一含金属间隔件层以在所述第二硬掩模部分的侧壁上形成第一组间隔件； 从所述第一组间隔件之间移除所述第二硬掩模部分，所述第一组间隔件形成第一掩模图案； 使用所述第一掩模图案来图案化所述第一硬掩模层以形成多个第一硬掩模部分； 在所述多个第一硬掩模部分的上方共形地形成第二含金属间隔件层； 蚀刻所述第二含金属间隔件层以在所述第一硬掩模部分的侧壁上形成第二组间隔件； 从所述第二组间隔件之间移除所述第一硬掩模部分，所述第二组间隔件形成第二掩模图案；以及 使用所述第二掩模图案来图案化所述半导体器件层。
【专利摘要】本发明的实施例为形成半导体器件的方法和图案化半导体器件的方法。一个实施例为形成半导体器件的方法，该方法包括在半导体器件层上方形成第一硬掩模层，第一硬掩模层包括含金属材料，在第一硬掩模层上方形成第二硬掩模层，以及在第二硬掩模层上方形成第一组含金属间隔件。该方法进一步包括使用第一组含金属间隔件作为掩模来图案化第二硬掩模层，在图案化后的第二硬掩模层的侧壁上形成第二组含金属间隔件，以及采用第二组含金属间隔件作为掩模来图案化第一硬掩模层。本发明还提供自对齐双间隔件图案化工艺。
【IPC分类】H01L21-027, H01L21-033
【公开号】CN104701142
【申请号】CN201410738380
【发明人】蔡政勋, 吴永旭, 黄琮闵, 李忠儒, 包天一, 眭晓林
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年6月10日
【申请日】2014年12月5日
【公告号】US9129906, US20150162205