的组合制成。在其它实施例中，半导体器件层22为诸如低k介电层的介电层、聚合物层等。在另外的其它实施例中，半导体器件层22为衬底并由诸如硅、锗、金刚石等的半导体材料制成。可选地，还可使用诸如锗化硅、碳化硅、砷化稼、砷化铟、磷化铟、硅锗碳化物、磷砷化镓、磷铟化镓、上述的组合等的复合材料。在半导体器件层22为衬底的实施例中，可省略ESL20。在半导体器件层22不为衬底的实施例中，衬底(未示出)可位于光学ESL20的下方。该衬底(未示出)可由与上述相似的材料制成，且本描述在本文中将不再重复。
[0069]该衬底(未示出)或在半导体器件层22为衬底的实施例中可包括有源器件和无源器件(未示出)。正如本领域普通技术人员应当理解的，可使用诸如晶体管、电容器、电阻器、它们的组合等的多种器件来产生针对半导体器件100的结构性和功能性设计需求。可采用任意合适的方法形成该有源器件和无源器件。
[0070]ARC24可在半导体器件层22的上方形成。ARC24防止后续光刻工艺中的辐射从位于下方的层反射出并防止干扰曝光工艺。这种干扰能够提高光刻工艺的临界尺寸。有时ARC24被称作抗反射层(ARL) 24。在一些实施例中，ARC24为不含氮的ARC (NFARC) 24并由富硅氧化物(SRO)、碳氧化硅等或它们的组合制成。在一些实施例中，ARC24通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)等或它们的组合形成。
[0071 ] 硬掩模层26、28、30和32在ARC24上方形成。在某实施例中，硬掩模层26为金属硬掩模层而硬掩模层28、30和32为介电硬掩模层。在后续加工步骤中，采用多种光刻和蚀刻技术将图案传递到硬掩模层26上。然后硬掩模层26可被用作图案化掩模，以用于蚀刻下方的ARC24和半导体器件层22。硬掩模层26可为诸如氮化钛、氧化钛等或它们组合的掩模材料。硬掩模层26可采用诸如CVD、物理气相沉积(PVD)、原子层沉积(ALD)等或上述组合的工艺制成。在某实施例中，硬掩模层26成形为具有从约100埃至约500埃的厚度。
[0072]硬掩模层28可沉积在硬掩模层26上方。硬掩模层28可被用作用于硬掩模层26的掩模图案。在后续加工步骤中，通过随后可被传递到硬掩模层26的多个图案(参见图8A与图SB)将硬掩模层28图案化。硬掩模层28可为诸如正硅酸四乙酯(TEOS)、S1xCy等或上述组合的掩模材料。硬掩模层28可采用诸如CVD、ALD等或上述组合的工艺制成。在某实施例中，硬掩模层28成形为具有从约100埃至约1000埃的厚度。
[0073]硬掩模层30在硬掩模层28上方形成。硬掩模层30可被用以形成芯轴30’(参见图5B)并且此后将被称作芯轴层30。芯轴层30可为掩模材料，诸如非晶硅、非晶碳、例如AlOxNy的金属膜等或上述组合或可被图案化并被选择性移除的任意其它材料。芯轴层30可采用诸如CVD、ALD等或上述组合的工艺制成。在某实施例中，芯轴层30成形为具有从约200埃至约1000埃的厚度。
[0074]硬掩模层32在芯轴层30上方形成。硬掩模层32可被用以形成芯轴32’(参见图2B)并且此后将被称作芯轴层32。芯轴层32可为掩模材料，诸如氮化硅、氮氧化硅等或上述组合或可被图案化并被选择性移除的任意其它材料。芯轴层32可采用诸如CVD、ALD等或上述组合的工艺制成。在某实施例中，芯轴层32成形为具有从约200埃至约1000埃的厚度。
[0075]三层式光刻胶40在芯轴层32上方形成。该三层式光刻胶40包括顶部光刻胶层38、中间层36和底层34。由于先进的半导体制造工艺达到了光刻工艺的极限，已经出现了对较薄顶部光刻胶层的需求来实现较小的工艺窗口。然而，薄顶部光刻胶层可能稳健性不足以支持目标层(例如，芯轴层32)的蚀刻。三层式光刻胶提供相对薄的顶部光刻胶层38。中间层36可包括抗反射材料(例如，背侧抗反射涂覆(BARC)层)来辅助顶部光刻胶层38的加工的曝光和聚焦。由于具有中间层36，薄顶部光刻胶层38仅被用以图案化中间层36。底层34可包括诸如氮化物(例如，S1N)的硬掩模材料。中间层36被用以图案化底层34。在一些实施例中，中间层36对底层34具有高蚀刻选择性，并且在一些实施例中，底层34比中间层36要厚10倍。因此，三层式光刻胶40实现了下层(例如，芯轴层32)的稳健图案化，而同时提供相对薄的顶部光刻胶层38。
[0076]顶部光刻胶层38可采用任意合适的光刻技术进行图案化。例如，光掩模(未示出)可布置在顶部光刻胶层38上方，然后被暴露于辐射束，该辐射束可为紫外线(UV)或准分子激光，诸如来自氟化氪(KrF)准分子激光器的248nm束或来自氟化氩(ArF)准分子激光器的193nm束。顶部光刻胶层38的曝光可采用浸没式光刻系统执行以提高分辨率并减小最小可实现节距。可执行烘焙或固化操作来将顶部光刻胶层38硬化，并且显影剂可被用以移除顶部光刻胶层38的曝光部分或未曝光部分，这取决于使用的是正性抗蚀剂还是负性抗蚀剂。因此，诸如图1A和图1B中所示图案的图案在顶部光刻胶层38中形成，顶部光刻胶层38包括位于顶部光刻胶层38中的两个开孔，这两个开孔的每个开孔均具有宽度I。两个开孔以宽度W2间隔。宽度W 1、W2和后续宽度(参见图3)依照要被应用至半导体器件层22的图案(参见图9)的期望间距和/宽度进行描述，该期望间距和/宽度将由X表示。在某实施例中，宽度W1为约5X且宽度W 2为约3X。在示例性实施例中，X的期望间距和宽度值为16nm。在该实例中，所产生的节距将为32nm(参见图8A和图8B)，宽度W1 (5X)将为约80nm，且宽度W2(3X)将为约48nm。
[0077]图1A和图1B示出了光刻胶38中的两个开孔，然而根据所需要的间隔件52 (参见图8B)的数目可具有更多或更少的开孔。此外，尽管图8A和图SB中的宽度和间距是相等的，但本发明考虑到了间隔件52的宽度和间距不相等的其它实施例。
[0078]图2A和图2B示出了在芯轴层32已经被图案化而形成开孔和芯轴32’后所产生的结构。在顶部光刻胶层38被显影和图案化后，该图案被分别传递至中间层36和底层34。该图案可例如通过一种或多种选择性蚀刻工艺进行传递。在选择性蚀刻工艺之后，可例如通过诸如各向异性等离子体蚀刻工艺的修整工艺移除顶部光刻胶层38和中间层36。在一些实施例中，也可在修整工艺期间移除底层34的部分来实现更稳定的纵横比用于后续蚀刻工艺。在某实施例中，使用底层34作为图案化掩模蚀刻芯轴层32形成芯轴32’。在该实施例中，底层34的剩余部分例如通过湿清除工艺移除。在另一实施例中，修整工艺被省略，且采用三层式光刻胶40的三层(38、36和34)的全部三层来图案化芯轴层32以形成芯轴32’。在一些实施例中，利用包括O2、CO2、CxHyFz、Ar、N2,112等或上述组合的蚀刻工艺气体由干蚀刻工艺对芯轴层32进行图案化。如图2A和图2B中所示，芯轴32’成形为具有宽度
W20
[0079]在形成芯轴32’后，间隔件层(未示出)在芯轴32’和硬掩模层30上方形成。在某实施例中，间隔件层在芯轴32’和硬掩模层30上方共形地沉积，使得间隔件层在硬掩模层30的顶面和芯轴32’的侧壁上的厚度基本为相同厚度。在一些实施例中，间隔件层为含金属间隔件层并由氮化钛、氧化钛等或上述组合制成。间隔件层的材料被选择成针对硬掩模层30具有高蚀刻选择性，以便可在间隔件层上执行后续蚀刻步骤而不腐蚀硬掩模层30。间隔件层可通过诸如ALD、CVD、PVD等或上述组合的工艺沉积，尽管可采用任意可接受的工艺来使间隔件层成形为具有约50埃至约250埃的厚度。此外，可选择间隔件层的厚度来确定最终在半导体器件层22中形成的部件的厚度。
[0080]在间隔件层在芯轴32’上方形成后，可蚀刻间隔件层来暴露出芯轴32’并形成间隔件42。间隔件层的顶部可被各向异性蚀刻而暴露出下方芯轴32’和硬掩模层30来形成间隔件42。间隔件42在芯轴层的开孔中沿着芯轴32’的侧壁成形。在某实施例中，蚀刻间隔件层的顶部所使用的蚀刻剂为Cl2、02、CxHyFz, N2, 4等、上述组合或能够移除间隔件层的顶面的任意合适的蚀刻剂。在某实施例中，间隔件42成形为具有约IX的宽度胃5且相邻间隔件42之间的宽度W3约为3X。在一些实施例中，宽度W 2和W 3基本相等。
[0081]在形成间隔件42后，三层式光刻胶50如图3A和图3B所示在间隔件42和芯轴32’上方形成。三层式光刻胶50可基本类似于三层式光刻胶40并包括相对薄的顶部光刻胶层48、中间层46 (例如，BARC)和底层44 (例如，硬掩模材料)。
[0082]顶部光刻胶层48可例如通过使用包括辐射束的浸没式光刻系统进行图案化，该辐射束可为来自KrF准分子激光器的248nm束或来自ArF准分子激光器的193nm束以曝光顶部光刻胶层48的部分并根据所使用的是正性光刻胶还是负性光刻胶而显影曝光部分/未曝光部分。因此，诸如图3A和图3B中所示图案的图案在顶部光刻胶层48中形成，顶部光刻胶层48包括形成在顶部光刻胶层48中的三个开孔，同时顶部光刻胶层48中的开孔通过顶部光刻胶层48的具有宽度胃4的部分间隔开。在某实施例中，宽度W4为约3X至约5X，诸如约4X。顶部光刻胶层48的图案将被用以掩盖硬掩模层30的在间隔件42之间暴露的部分，以便可通过后续蚀刻工艺移除芯轴32’。因此，宽度W4应该大于或等于硬掩模层30的暴露部分的宽度W3且宽度W4应当小于宽度W3与围绕着硬掩模层30的暴露部分的间隔件42的宽度的和。在一些实施例中，顶部光刻胶层48中形成的开孔也具有宽度W4。图3A和图3B中所示的图案仅用于示意性目的且可根据半导体器件100的设计形成不同的图案。
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