半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
【背景技术】
[0002]集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(M0S晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。
[0003]随着半导体制造技术的飞速发展，半导体器件的特征尺寸(⑶)已经进入亚微米阶段。为了得到更快的运算速度、更大的数据存储量以及更多的功能，半导体集成电路不断向更高的元件密度、高集成度方向发展。作为集成电路基本单元的金属氧化物半导体器件的栅极长度变得越来越短，相应地，栅极下方的沟道长度变得较以往更短，沟道长度的减小使得短沟道效应(SCE:Short Channel Effect)越来越明显。
[0004]现有技术中，半导体器件的形成工艺采用了 LDD (轻掺杂区)工艺，也称为源漏延伸扩展区(Source Drain extens1n),所述LDD工艺在一定程度上可以缓解半导体器件的短沟道效应。
[0005]然而，在实际半导体器件的形成工艺中发现，尽管采用了 LDD工艺，半导体器件中的短沟道效应仍然存在，半导体器件的电学性能仍有待提高。
【发明内容】
[0006]本发明解决的问题是提供一种优化的半导体器件的形成方法，减少硼离子向沟道区扩散，改善半导体器件的短沟道效应。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供半导体衬底，所述半导体衬底表面形成有栅极结构；在所述栅极结构两侧形成偏移侧墙；对所述偏移侧墙进行第一掺杂和第二掺杂，且第一掺杂捕获偏移侧墙中的缺陷，第二掺杂提高偏移侧墙靠近半导体衬底表面区域的掺杂离子含量；以所述偏移侧墙为掩膜，在所述栅极结构两侧的半导体衬底内形成轻掺杂区，且所述轻掺杂区的掺杂离子类型与第二掺杂的掺杂离子类型相同；在所述偏移侧墙的侧壁形成主侧墙；以所述主侧墙为掩膜，在所述栅极结构两侧的半导体衬底内形成重掺杂区，所述重掺杂区的掺杂离子与轻掺杂区的掺杂离子类型相同。
[0008]可选的，所述第二掺杂为至少对偏移侧墙靠近半导体衬底表面的区域进行的掺杂。
[0009]可选的，所述第一掺杂为碳掺杂，所述第二掺杂为硼掺杂。
[0010]可选的，所述碳掺杂和硼掺杂为原位掺杂。
[0011]可选的，所述偏移侧墙的形成步骤包括:形成覆盖栅极结构和半导体衬底的偏移侧墙层，且所述偏移侧墙层的形成工艺包括碳源和硼源；回刻蚀所述偏移侧墙层，在所述栅极结构两侧的半导体衬底表面形成偏移侧墙。
[0012]可选的，所述偏移侧墙的材料中碳原子浓度为2E20atom/cm3至lE22atom/cm3,硼原子浓度为 lE19atom/cm3 至 lE22atom/cm3。
[0013]可选的，所述偏移侧墙层的厚度为10埃至150埃。
[0014]可选的，采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述偏移侧墙层。
[0015]可选的，所述化学气相沉积工艺的工艺参数为:反应气体包括硅源气体、氨源气体、碳源气体和硼源气体，硅源气体为SiH4或SiH2Cl2，氨源气体为NH3，碳源气体为C2H4、C2H6或C3H8，硼源气体为B2H6，其中，硅源气体流量为10sccm至5000sccm，氨源气体流量为200sccm至50000sccm,碳源气体流量为10sccm至50000sccm,砸源气体流量为10sccm至50000sccm,反应腔室温度为400度至650度，腔室压强为0.1托至2托。
[0016]可选的，所述回刻蚀为各向异性刻蚀。
[0017]可选的，所述各向异性刻蚀工艺为干法刻蚀，所述干法刻蚀工艺的工艺参数为:刻蚀气体包括CHF3、O2和Ar, CHF3流量为1sccm至10sccm, O2的流量为30sccm至50sccm,Ar的流量为50sccm至70sccm，反应腔室压强为O毫托至5毫托，源功率为200瓦至1000瓦，偏置电压为200V至1000V。
[0018]可选的，采用离子注入工艺形成所述轻掺杂区。
[0019]可选的，所述离子注入工艺的工艺参数为:注入离子为B或BF2，注入能量为Ikev至 1kev,注入剂量为 5E13atom/cm2 至 5E15atom/cm2。
[0020]可选的，在形成所述轻掺杂区前或之后，在半导体衬底内形成口袋区，且所述口袋区的掺杂离子类型与轻掺杂区的掺杂离子类型相反。
[0021]可选的，在形成所述轻掺杂区之后，对所述半导体衬底进行退火处理。
[0022]可选的，所述退火处理的工艺参数为:退火温度为800度至1050度，退火时长为0.2毫秒至10秒。
[0023]可选的，在所述偏移侧墙的侧壁形成主侧墙之后，还包括步骤:在主侧墙两侧的半导体衬底内形成凹槽；采用选择性外延工艺形成填充满所述凹槽的应力层。
[0024]可选的，所述应力层的材料为SiGe或SiGeB。
[0025]可选的，所述应力层的材料为SiGeB时，所述选择性外延工艺的工艺参数为:反应气体包括硅源气体、锗源气体、硼源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4，硼源气体为B2H6，其中，硅源气体流量为5SCCm至500SCCm，锗源气体流量为5sccm至500sccm,砸源气体流量为5sccm至500sccm,HCl气体流量为Isccm至300sccm,H2流量为100sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
[0026]可选的，形成的半导体器件为PMOS晶体管或CMOS晶体管。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明技术方案中，对偏移侧墙进行第一掺杂，所述第一掺杂捕获偏移侧墙中的缺陷，使得偏移侧墙中的缺陷扩散的能力降低；后续在以偏移侧墙为掩膜形成轻掺杂区时，偏移侧墙中也具有轻掺杂区的掺杂离子；本发明降低了偏移侧墙中缺陷的扩散速度，从而降低了偏移侧墙中的掺杂离子随缺陷的扩散而扩散的能力，防止偏移侧墙中的掺杂区离子扩散进入偏移侧墙下方的半导体衬底内，避免轻掺杂区与沟道区的距离过近，进而改善半导体器件的短沟道效应。
[0029]同时，第一掺杂可以提高偏移侧墙的抗腐蚀能力，防止偏移侧墙的宽度在后续刻蚀工艺中减小，后续在偏移侧墙侧壁形成主侧墙后，以主侧墙为掩膜形成的重掺杂区与沟道区距离较远，降低重掺杂区掺杂离子扩散至沟道区的几率，改善半导体器件的短沟道效应。
[0030]并且，由于本发明中偏移侧墙中的掺杂离子难以扩散进入偏移侧墙下方的半导体衬底内，使得偏移侧墙下方的半导体衬底内掺杂离子浓度低；本发明技术方案中，对偏移侧墙进行第二掺杂，第二掺杂至少提高偏移侧墙靠近半导体衬底表面区域的掺杂离子含量，且所述第二掺杂的掺杂离子类型与轻掺杂区的掺杂离子类型相同，改善重掺杂区与偏移侧墙下方的半导体衬底内掺杂离子浓度差过大的问题，从而防止重掺杂区的掺杂离子向沟道区扩散严重，并且改善由于浓度差较大造成的结电阻较大的问题；因此本发明进一步改善了半导体器件的短沟道效应，并且半导体衬底内的结电阻小，形成的半导体器件的响应速度快。
[0031]进一步，第一掺杂和第二掺杂为原位掺杂，米用原位掺杂工艺避免了第一掺杂和第二掺杂的掺杂离子进入半导体衬底内，避免半导体衬底内的掺杂区受到第一掺杂和第二掺杂的影响，提高半导体器件的可靠性。
[0032]更进一步，本发明技术方案中，在半导体衬底内形成了应力层，所述应力层增加了对半导体器件沟道区的应力作用，从而提高沟道区载流子迁移率，提高半导体器件的运行速度，优化半导体器件的电学性能。
【附图说明】
[0033]图1为本发明一实施例提供的形成半导体器件的流程示意图；
[0034]图2至图10为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0035]由【背景技术】可知，现有技术形成的半导体器件中存在短沟道效应。
[0036]为解决上述问题，针对半导体器件的形成方法进行研究，半导体器件的形成方法包括以下步骤，请参考图1:步骤S1、提供半导体衬底，所述半导体衬底内具有隔离结构；步骤S2、对所述隔离结构之间的半导体衬底进行掺杂，形成掺杂阱区；步骤S3 ;在所述半导体衬底表面形成栅极结构，所述栅极结构包括栅介质层和栅电极层；步骤S4、形成覆盖所述栅极结构和半导体衬底的偏移侧墙层，所述偏移侧墙层的材料为氮化硅；步骤S5、回刻蚀所述偏移侧墙层，去除栅极结构顶部和半导体衬底表面的偏移侧墙层，在所述栅极结构两侧形成偏移侧墙；步骤S6、以所述栅极结构和偏移侧墙为掩膜，对栅极结构两侧的半导体衬底进行离子注入，形成轻掺杂区；步骤S7、在所述偏移侧墙侧