射频ldmos器件及制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，特别是涉及一种射频LDMOS器件；本发明还涉及一种射频LDMOS器件的制造方法。
【背景技术】
[0002]射频横向场效应晶体管(RF LDMOS)是应用于射频基站和广播站的常用器件。高击穿电压、低源漏导通电阻(RDSON)和低源漏寄生电容(Coss)是RF LDMOS所必须具备的器件特性。如图1所示，是现有射频LDMOS器件的结构示意图，以N型器件为例，现有射频LDMOS器件包括:P型重掺杂即P+掺杂的硅衬底101，硅衬底101的掺杂浓度大于le20cm_3 ;P型轻掺杂的硅外延层102，硅外延层102的掺杂浓度和厚度取决于器件的漏端工作电压，漏端工作电压越高，硅外延层102掺杂越低、厚度越厚#型漂移区103，形成于硅外延层102中；P型掺杂的沟道区104，沟道区104和漂移区103在横向上相邻接；栅介质层107和多晶硅栅108 ;N型重掺杂即N+掺杂的源区105、漏区106 ;在源区105、漏区106和多晶硅栅108的表面形成有金属硅化物112 ;屏蔽介质层109和法拉第屏蔽层(G-shield) 110，覆盖在多晶硅栅108的漏端的侧面和顶面上；深接触孔111，由填充于深槽中的金属如钨组成，深槽穿过源区105、沟道区104和硅外延层102并进入到硅衬底101中，深接触孔111将源区105、沟道区104、硅外延层102和硅衬底101电连接。
[0003]为了最大可能地减小器件的导通电阻和增加器件的驱动电流，需尽可能地增加漂移区103的掺杂浓度，而高击穿电压和低寄生电容又要求漂移区103的浓度不能太高。现有RF LDMOS器件采用金属法拉第屏蔽层110，金属法拉第屏蔽层110放置在沟道端的部分漂移区103上形成一表面RESURF (Reduced Surface Field,降低表面电场)结构,利用金属法拉第屏蔽层110产生的RESURF效应，降低表面电场，提高器件可靠性。但单靠G-shield很难将RF LDMOS器件的漂移区103浓度提高到很高水平，因为多晶硅栅108边缘的表面电场依然较强，较容易发生热载流子效应。
【发明内容】
[0004]本发明所要解决的技术问题是提供一种射频LDMOS器件，能降低器件的源漏寄生电容，减少源漏导通电阻，增加驱动电流，提高器件的射频特性。为此，本发明还提供一种射频LDMOS器件的制造方法。
[0005]为解决上述技术问题，本发明提供的射频LDMOS器件包括:
[0006]第一导电类型重掺杂的娃衬底。
[0007]第一导电类型掺杂的娃外延层，所述娃外延层由依次形成于所述娃衬底表面的第一娃外延层、第二娃外延层和第三娃外延层叠加而成。
[0008]漂移区，由形成于所述第三硅外延层的选定区域中的第二导电类型离子注入区组成，所述漂移区的顶部表面和所述第三硅外延层的顶部表面相平、所述漂移区的深度小于所述第三硅外延层的厚度。
[0009]沟道区，由形成于所述第三硅外延层的选定区域中的第一导电类型离子注入区组成，所述沟道区和所述漂移区在横向上相邻接，所述沟道区的顶部表面和所述第三硅外延层的顶部表面相平、所述沟道区的深度小于等于所述漂移区的深度。
[0010]多晶硅栅，形成于所述沟道区上方，所述多晶硅栅和所述第三硅外延层间隔离有栅介质层，所述多晶硅栅覆盖部分所述沟道区并延伸到所述漂移区上方，被所述多晶硅栅覆盖的所述沟道区表面用于形成沟道。
[0011]源区，由形成于所述沟道区中的第二导电类型重掺杂区组成，所述源区和所述多晶硅栅的第一侧自对准。
[0012]漏区，由形成于所述漂移区中的第二导电类型重掺杂区组成，所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0013]法拉第屏蔽层，所述法拉第屏蔽层覆盖所述多晶硅栅的第二侧的侧面和顶面且所述法拉第屏蔽层的第二侧延伸到所述漂移区上方；所述法拉第屏蔽层和所述多晶硅栅之间以及所述法拉第屏蔽层和所述漂移区之间都隔离有屏蔽介质层。
[0014]深接触孔，由填充于深槽中的金属组成，所述深槽穿过所述源区、所述沟道区和所述第三硅外延层并进入到所述硅衬底中，所述深接触孔将所述源区、所述沟道区、所述第三娃外延层和所述娃衬底电连接。
[0015]所述第二娃外延层的掺杂浓度大于所述第一娃外延层的掺杂浓度，所述第二娃外延层的掺杂浓度大于所述第三硅外延层的掺杂浓度。
[0016]所述沟道区和所述漂移区都位于所述第三硅外延层中，通过调节所述第三硅外延层的掺杂浓度调节射频LDMOS器件的导通电阻以及漏端结击穿电压，所述漏端结击穿电压为靠近所述漏区的所述漂移区和所述硅外延层之间PN结的击穿电压；所述第三硅外延层的掺杂浓度越低、所述射频LDMOS器件的导通电阻越低、所述漏端结击穿电压越高。
[0017]所述第二硅外延层位于所述沟道区以及所述漂移区下方，所述第二硅外延层形成一体内RESURF结构并用于降低所述漂移区的表面电场、减少热载流子效应、提高所述射频LDMOS器件的可靠性，所述第二硅外延层和所述法拉第屏蔽层构成双RESURF结构；所述第二硅外延层的厚度越薄越好；在保证所述第二硅外延层的掺杂杂质不对所述第三硅外延层的掺杂产生影响从而不增加所述射频LDMOS器件的导通电阻和降低所述漏端结击穿电压的前提下，所述第二硅外延层的掺杂浓度越高、所述第三硅外延层的厚度越薄，所述漂移区的表面电场越低、所述射频LDMOS器件的可靠性越高。
[0018]所述第一硅外延层用于为所述漂移区的耗尽区在跨越所述第二硅外延层后提供进一步的展开空间，使所述漏端结击穿电压维持或提高。
[0019]进一步的改进是，所述第二硅外延层的掺杂浓度为所述第三硅外延层的掺杂浓度的2倍?10倍。
[0020]进一步的改进是，所述第三硅外延层的厚度为I微米?2微米。
[0021]进一步的改进是，所述第一硅外延层和所述第三硅外延层都采用外延在位掺杂；所述第二硅外延层采用外延在位掺杂，或者所述第二硅外延层采用外延后离子注入掺杂。
[0022]进一步的改进是，当所述第二硅外延层采用外延后离子注入掺杂且所述第一导电类型为P型时，所述第二硅外延层的离子注入掺杂的杂质为铟；当所述第二硅外延层采用外延后离子注入掺杂且所述第一导电类型为N型时，所述第二硅外延层的离子注入掺杂的杂质为铺。
[0023]进一步的改进是，所述射频LDMOS器件为N型器件，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述射频LDMOS器件为P型器件，所述第一导电类型为N型，所述第二导电类型为P型。
[0024]为解决上述技术问题，本发明提供的制造射频LDMOS器件的方法包括如下步骤:
[0025]步骤一、在所述硅衬底上进行外延生长形成所述第一硅外延层；所述第一硅外延层采用外延在位掺杂。
[0026]步骤二、采用全片离子注入工艺对所述第一硅外延层表面进行掺杂形成所述第二娃外延层。
[0027]步骤三、对所述第二硅外延层的注入杂质进行快速热退火。
[0028]步骤四、在所述第二硅外延层上进行外延生长形成所述第三硅外延层；所述第三娃外延层米用外延在位掺杂。
[0029]步骤五、采用光刻工艺定义出所述漂移区的形成区域，进行第二导电类型离子注入形成所述漂移区。
[0030]步骤六、在形成有所述漂移区的所述第三硅外延层表面生长所述栅介质层。
[0031]步骤七、在所述栅介质层表面淀积多晶娃。
[0032]步骤八、采用光刻刻蚀工艺对所述多晶硅进行第一次刻蚀，该第一次刻蚀将源端一侧的所述多晶硅去除，所述第一次刻蚀后的边界为后续形成的所述多晶硅栅的第一侧。
[0033]步骤九、采用光刻工艺定义出所述沟道区的形成区域，所述沟道区的形成区和所述多晶硅栅的第一侧自对准，进行第一导电类型离子注入形成所述沟道区。
[0034]步骤十、采用光刻刻蚀工艺对所述多晶硅进行第二次刻蚀形成所述多晶硅栅。
[0035]步骤—--、在所述娃衬底正面淀积屏蔽介质层，所述屏蔽介质层覆盖所述多晶娃栅的顶面和侧面表面以及所述多晶硅栅外的所述硅外延层表面。
[0036]步骤十二、在所述屏蔽介质层表面淀积法拉第屏蔽层。
[0037]步骤十三、采用干法刻蚀工艺对所述法拉第屏蔽层进行刻蚀。
[0038]步骤十四、进行第二导电类型重掺杂离子注入形成所述源区和所述漏区，所述源区和所述多晶硅栅的第一侧自对准；所述漏区和所述多晶硅栅的第二侧相隔一横向距离。
[0039]步骤十五、淀积金属硅化物并退火合金化，所述金属硅化物形成于所述源区、所述漏区和未被所述法拉第屏蔽层覆盖的所述多晶硅栅表面。
[0040]步骤十六、进行所述深槽刻蚀，在所述深槽中填充金属形成所述深接触孔。
[0041]为解决上述技术问题，本