Ldmos晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其是涉及一种LDMOS晶体管及其形成方法。
【背景技术】
[0002]横向扩散金属氧化物半导体(LaterallyDiffused Metal Oxide Semiconductor,LDMOS)晶体管主要应用于功率集成电路，例如面向移动电话基站的射频功率放大器，也可以应用于高频(HF)、特高频(VHF)与超高频(UHF)广播传输器以及微波雷达与导航系统等。LDMOS技术为新一代基站放大器带来较高的功率峰均比、更高增益与线性度，同时为多媒体服务带来更高的数据传输率。
[0003]对于用作功率集成电路的LDMOS晶体管，其导通电阻(Rdson)和击穿电压(Breakdown Voltage,BV)是衡量其器件性能的两个重要指标。对于LDMOS来说,通常希望其具有较大的击穿电压和较小的导通内阻。
[0004]请参考图1，现有LDMOS晶体管包括:衬底10 ;衬底10中的体区20和漂移区30 ；衬底10中具有隔离器件的隔离结构11 ;体区20中具有由轻掺杂区21和源区22 ;漂移区30中具有隔离结构31和漏区32 ;衬底10上还具有栅介质层41和栅极42。为增加击穿电压，现有LDMOS中，通常通过延长隔离结构31的横向距离FX (如图1中箭头所示)来实现。
[0005]然而，增加隔离结构31的横向距离FX同时带来三个方面的不利影响:1.导通电阻增加；2.栅极42和隔离结构31边缘的电场的增强，增加击穿风险；3.不适合现今器件尺寸缩小的趋势。
[0006]为此，需要一种新的LDMOS晶体管及其形成方法，以防止在增加击穿电压时，造成导通电阻增加，边缘电场的增强和器件尺寸增加的问题。
【发明内容】
[0007]本发明解决的问题是提供一种LDMOS晶体管及其形成方法，从而使得在增加击穿电压时，同时降低导通电阻，减弱边缘电场，并且不影响器件的尺寸。
[0008]为解决上述问题，本发明提供一种LDMOS晶体管，包括:
[0009]半导体衬底；
[0010]位于所述半导体衬底中的体区和漂移区，所述体区和漂移区之间具有间距；
[0011]位于横跨在所述体区和漂移区上的栅极区；
[0012]位于所述体区中的源区和位于所述漂移区中的漏区，所述源区和所述漏区分别位于所述栅极区的两侧；
[0013]位于所述漂移区内且位于所述栅极区和所述漏区之间的第一隔离结构；
[0014]还包括:
[0015]位于所述第一隔离结构上的控制极，所述控制极的底部位于所述第一隔离结构内。
[0016]可选的，所述控制极位于所述第一隔离结构内的高度范围为0.3μπι?0.5μπι，所述控制极位于所述第一隔离结构内的宽度范围为0.2μηι?2μηι。
[0017]可选的，所述控制极的底部离所述漂移区的底部距离大于或者等于0.20 μ m，所述控制极离所述栅极区的距离大于或者等于0.18 μ m，所述控制极离所述漏区的距离大于或者等于0.18 u rt1
[0018]可选的，所述控制极的材料为多晶硅、铝、铜、钨、锗或者砷化镓。
[0019]可选的，所述体区中还包括第二隔离结构和和基区，所述第二隔离结构位于所述基区和所述源区之间。
[0020]本解决上述问题，本发明还提供了一种LDMOS晶体管的形成方法，包括:
[0021]提供半导体衬底；
[0022]在所述半导体衬底中形成体区和漂移区，所述体区和漂移区之间具有间距；
[0023]在所述半导体衬底中形成第一隔离结构；
[0024]在所述半导体衬底上形成栅介质层，所述栅介质层横跨所述体区和漂移区。
[0025]在所述第一隔离结构内形成凹槽；
[0026]填充所述凹槽形成控制极；
[0027]在所述栅介质层上形成栅极，所述栅介质层和所述栅极形成栅极区；
[0028]以所述栅极区为掩模，在所述体区中形成源区，在所述漂移区中形成漏区。
[0029]可选的，填充所述凹槽形成控制极和在所述半导体衬底上形成栅极区采用相同的步骤形成。
[0030]可选的，所述凹槽的高度范围为0.3μπι?0.5μπι，所述凹槽的宽度范围为0.2 μ m ?2 μ m0
[0031]可选的，所述控制极的底部离所述漂移区的底部距离大于或者等于0.20 μ m，所述控制极离所述栅极区的距离大于或者等于0.18 μ m，所述控制极离所述漏区的距离大于或者等于0.18 u rt1
[0032]可选的，所述控制极的材料为多晶硅、铝、铜、钨、锗或者砷化镓。
[0033]可选的，在所述漂移区中形成所述第一隔离结构的同时，在所述体区中形成第二隔离结构，在所述体区中形成所述源区的后，在所述体区中形成基区，所述源区和所述基区分别位于所述第二隔离结构两侧。
[0034]与现有技术相比，本发明的技术方案具有以下优点:
[0035]本发明的技术方案通过在第一隔离结构上设置控制极，控制极的底部位于第一隔离结构内，因此控制极的设置不增加第一隔离结构的长度。控制极能够加强对第一隔离结构底部的控制，在LDMOS晶体管关断的时候，可以将控制极和栅极接在一起，降低第一隔离结构下方漂移区的拥挤程度，从而提高击穿电压，还可以在控制极加负的电压，从而使第一隔离结构下方的漂移区电场降低更多，进一步提高击穿电压。而在LDMOS晶体管导通状态下，由于可以对控制极施加自由加压，因此，可以提高第一隔离结构下方的漂移区的电流，即降低导通电阻。
[0036]进一步，控制极位于第一隔离结构内的高度范围为0.3 μ m?0.5 μ m，控制极位于第一隔离结构内的宽度范围为0.2 μ m?2 μ m。由于第一隔离结构本身的深度范围为，宽度范围为，因此，当控制极的底部可以形成在第一隔离结构内，并且控制极的设置基本不会对整个LDMOS晶体管的尺寸产生影响。此外，当控制极位于第一隔离结构内部的尺寸为上述值时，控制极还能够对漂移区中的电场产生足够的影响，从而使整个LDMOS晶体管的击穿电压升高，导电电阻降低。
[0037]进一步，控制极的底部离漂移区的底部距离大于或者等于0.20 μ m。通过控制上述距离，本实施例可以使得控制极对漂移区的控制更加灵敏和简单。控制极离栅极区的距离大于或者等于0.18 μ m，从而防止控制极与栅极区直接电连接。控制极离漏区的距离大于或者等于0.18 μ m，防止控制极对漏区产生影响。
【附图说明】
[0038]图1为现有LDMOS晶体管的剖面结构示意图；
[0039]图2为本发明实施例LDMOS晶体管的剖面结构示意图；
[0040]图3至图6为本发明实施例LDMOS晶体管的形成方法各步骤对应的剖面结构示意图。
【具体实施方式】
[0041]现有LDMOS晶体管通过延长漂移区中的隔离结构达到增大击穿电压的目的，然而这种做法带来种种不利影响，例如导通电阻随着隔离结构长度的增加而增加，栅极和隔离结构边缘的电场也随着隔离结构长度的增加而增加，并且整个器件结构的尺寸也随之增加。
[0042]为此，本发明提供一种新的LDMOS晶体管，所述LDMOS晶体管具有位于所述半导体衬底上的栅极区，位于所述栅极区两侧半导体衬底中的体区和漂移区，位于所述体区中的源区，位于所述漂移区中的漏区，位于所述漂移区内且位于所述栅极区和所述漏区之间的第一隔离结构，还具有位于所述第一隔离结构上的控制极，所述控制极的底部位于所述第一隔离结构内。由于控制极设置在第一隔离结构内，因此控制极的设置不增加第一隔离结构的长度。由于设置有控制极，并且控制极的底部