具有提升辐射抗扰度的集成电路的制作方法
【技术领域】
[0001]实施例通常涉及集成电路，且确切地说，涉及具有提升辐射抗扰度的集成电路及形成集成电路的方法。
【背景技术】
[0002]集成电路为电子装置的重要元件。然而，集成电路的操作可受辐射冲击影响。随着集成电路的电路元件的尺寸的减小，存储于集成电路中的数据更有可能被辐射冲击损坏，所述辐射冲击常常被称作单粒子翻转(SEU)撞击。此些辐射冲击可改变或“翻转”存储于存储器元件中的数据。损坏的数据可能影响集成电路的性能。在一些情况下，损坏的数据可使得集成电路不可用，直到在存储器中恢复正确数据为止。虽然存在既检测又校正数据误差而不必重新加载整个存储器的技术，但此些技术具有显著限制。
[0003]辐射冲击产生少数载流子，其可翻转集成电路的某些区中的电荷浓度。吸收在SEU撞击期间产生的少数载流子的常规技术依赖于具有高重组率的“埋层”。然而，展示了此层导致相反结果的实验。也就是说，SEU速率因高掺杂P+埋层排斥少数载流子或电荷(例如P衬底中的电子)而增加。因此，解决SEU撞击的影响的常规方法未能防止不合需要的数据损失。
【发明内容】
[0004]描述具有提升辐射抗扰度的集成电路。集成电路包括衬底；形成于衬底上且具有存储器单元的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中N阱具有用于容纳P型晶体管的最小尺寸。
[0005]根据替代实施例，具有提升辐射抗扰度的集成电路包括衬底；形成于衬底上且具有存储器单元的具有冗余节点的N型晶体管的P阱；及形成于衬底上且具有存储器单元的P型晶体管的N阱；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。
[0006]形成具有提升辐射抗扰度的集成电路的方法包括提供衬底；在衬底上形成P阱，P阱具有存储器单元的N型晶体管；及在衬底上形成N阱，N阱具有存储器单元的P型晶体管；其中与第一对冗余节点相关联的N型晶体管由与第二对冗余节点相关联的N型晶体管分离。
【附图说明】
[0007]图1为集成电路的截面图；
[0008]图2为6晶体管存储器单元的电路图；
[0009]图3为8晶体管存储器单元的电路图；
[0010]图4为具有减小大小的N阱的图2的电路的俯视图；
[0011]图5为具有减小大小的N阱及P抽头的图2的电路的俯视图；
[0012]图6为图5的集成电路的截面图；
[0013]图7为12T存储器元件的电路图；
[0014]图8为具有减小大小的N阱的图7的电路的俯视图；
[0015]图9为具有提供提升辐射抗扰度的晶体管的预定布置的图7的电路的俯视图；
[0016]图10为根据图9的布置且进一步具有减小大小的N阱的图7的电路的俯视图；
[0017]图11为根据图10的布置且具有N阱的另一减小大小的图7的电路的俯视图；
[0018]图12为根据图11的布置且进一步具有N阱中的P型晶体管的预定布置的图7的电路的俯视图；
[0019]图13为展示存储器阵列中的P抽头的集成电路的俯视图；
[0020]图14为展示根据替代布置的存储器阵列中的P抽头的集成电路的俯视图；
[0021]图15A到I?为展示图6的存储器阵列的存储器单元的形成的一系列截面图；
[0022]图16为用于编程具有可编程资源的装置的系统的框图；
[0023]图17为可实施图2到15的电路的具有可编程资源的装置的框图；
[0024]图18为图17的装置的可配置逻辑元件的框图；
[0025]图19为展示实施集成电路的方法的流程图，及
[0026]图20为展示形成集成电路的方法的流程图。
【具体实施方式】
[0027]首先转而参看图1，展示集成电路的截面图。图1的集成电路包括P型晶片102及P外延(p-epi)层104。P讲106及η讲108形成于ρ外延层104中。晶体管元件形成于ρ阱106及η阱108中。确切地说，ρ阱106中的第一晶体管包括源极区110、漏极区112及栅极114，如图所示。η阱108中的第二晶体管包括源极区116、漏极区118及栅极120。图1的晶体管是作为实例展示，且可以用于例如存储器单元中。然而，如将在下文更详细地描述，对集成电路作出各种提升以防止不合需要的少数电荷改变存储器元件的存储状态。
[0028]半导体装置上的辐射冲击可产生具有特定电荷(即，所述区的多数电荷)的区中的不合需要的少数电荷。此些辐射冲击可影响存储器装置的存储元件。存储器装置的数据的不合需要的改变通常被称作单粒子翻转(SEU)。互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)中的SEU可由两个效果引起:在NMOS装置的“η+”漏极(其断开)处的高电位放电到低电位，及从在PMOS的“ρ+”漏极(其断开)处的零电位充电到较高电位。接近η阱的SRAM存储器的SEU的速率是归因于在η阱边界处发生的电荷的光伏分离。电荷的此分离导致P阱中的电位的增加及η阱的电位的降低。此对η阱及ρ阱两者中的所有ρ-η结施加正向偏压。结果，具有接近接地的电位的节点(即，逻辑“O”节点)充电，且具有高电位(即，逻辑“I”节点)的节点使其电位放电。在SRAM的存储结处的同时改变可同时起作用以翻转存储器状态。
[0029]处理归因于地面环境中的辐射撞击的数据翻转的常规方法更聚焦于软错误校正而非软错误预防。通常使用错误校正码(ECC)及/或循环冗余检查(CRC)检查来实施软错误校正。软错误预防主要成为仅针对空间应用的关注点。然而，归因于增加的晶体管密度，出于市售目的，软错误预防现在变得逐渐重要。随着芯片中的存储器单元的数目的上升及每一代存储器装置的存储电容的减小，数据翻转正变成半导体工业中的显著关注点。而且，与软错误校正技术相关联的时延对于使用存储器装置的许多人来说是不可接受的。因此，下文阐述的6晶体管^T)及十二晶体管(12T) SRAM单元的新布局具有提升辐射抗扰度，同时也最大化面积效率。
[0030]各种实施例经由使用不同技术来提升辐射抗扰度，所述不同技术可单独使用或组合使用。根据一种技术，最小化具有P型晶体管的N阱的大小。因为如例如图1中所示的N阱中的辐射撞击可具有对存储于SRAM单元的节点处的数据的最大冲击，所以减小N阱的大小可提升辐射抗扰度。可通过根据装置的制造工艺及制造约束按最小可能尺寸形成N阱内的元件来减小N阱的大小。此外，不需要在由N阱定义区内的元件可移动到N阱之外。举例来说，在6T单元中，可以其它方式形成于N阱之上的电力(例如，Vdd迹线)可移动到P阱区域之上的位置。将Vdd迹线移动到N阱区之外将允许较小N阱区域。此外，在12T单元中，N阱的每一侧的单独字线接点导致具有减小大小的N阱及具有提升辐射抗扰度的SRAM单元，而非提供在N阱的两侧上的晶体管的共同字线(WL)接点。虽然N阱的每一侧上的单独字线接点的使用可增加存储器单元的总大小，但此增加是为了提升辐射抗扰度的益处而实现的。
[0031]另一提升为在N阱之外的SRAM单元的P型部分中耦合到接地的一或多个P抽头(P-tap)的使用。将P抽头放置在η阱附近帮助防止少数载流子影响正在存储电荷的节点。更确切地说，将P抽头放置在例如存储器中的N阱的一或两侧上显著抑制光伏衬底偏压，且与常规存储器装置相比较减小数据的翻转。翻转的速率强烈取决于电离轨道是否越过η阱边界。P抽头的使用显著减小作为辐射撞击的结果而产生的少数载流子的影响，如将参看图6更详细描述。
[0032]12Τ SRAM单元中的另一提升为装置的硅中的晶体管的选择性放置，如将参看图8到11更详细描述。虽然各种实例描述作为辐射撞击的结果的数据的更改，但应理解下文阐述的各种方法及电路将帮助防止由出于任何原因在给定区中的少数载流子的增加导致的数据的更改。
[0033]现转而参看图2，展示存储器元件的电路图。存储器单元包含具有P通道晶体管202的反相器，所述P通道晶体管具有耦合到例如Vdd等参考功率电压的源极，及在第一节点“Q”处耦合到η通道晶体管204的漏极的漏极，其源极耦合到地面电位(Vss)。存储器单元包含具有P通道晶体管206的第二反相器，所述ρ通道晶体管具有耦合到参考电压的源极及在第二节点“Q_b”处耦合到η通道晶体管208的漏极的漏极，其源极也耦合到接地。第一节点“Q”由η通道晶体管210控制，所述η通道晶体管经耦合以在其栅极处接收反相字线(WL_bar)信号，所述信号控制在第一节点处的位线(BL)上的输入数据的接收。第二节点“Q-bar”由另一 η通道晶体管212控制，所述另一 η通道晶体管经耦合以在其栅极处接收反相字线信号，所述信号控制在第二节点Q_b处的反相