及842交换。因此，图9的布置提供使用存储节点Q、Q_b、QQ及QQ_b的理想放置的12T单元的新颖布局。如图9中所显而易见，Q_b及QQ_b节点并不皆邻近于N阱204。也就是说，通过使Q_b及QQ_b移动远离彼此，N阱804中的辐射撞击不大可能产生交换数据。
[0046]现转而参看图10，展示根据图8的布置且进一步具有减小大小的N阱的图7的电路的俯视图。提供用于N阱804的相反侧上的晶体管的单独字线1002及1004，而非具有如图8中所示的单个字线。通过替换在由N阱804定义的区域内的单个字线，用于N阱的相反侧上的晶体管的单独字线1002及1004的使用实现具有减小宽度及较小总面积的N阱。
[0047]现转而参看图11，展示根据图10的布置且进一步具有电源线1102及1104的图7的电路的俯视图。因此，图11的实施例通过将电源线1002及1104放置在由N阱定义的区域之外来提供另一减小大小的N阱。图11的实施例还提供P抽头来防止正电荷影响在晶体管断开时处于状态O的Q_b及QQ_b节点，如上文所阐述。
[0048]根据图12的实施例，进一步优化图11的布置以提供如图所示的N阱中的P型晶体管的预定布置。通过进一步重新布置节点，晶体管对720-710可通过交换晶体管710及722的位置而更加分离，且因此甚至更减小SER。如图12中所示，QQ节点及QQ_b节点不再邻近。虽然晶体管的新布置可以面积为代价，但图12的布置将进一步减小辐射撞击将影响冗余节点Q_b及QQ_b两者的可能性。
[0049]现转而参看图13，展示存储器阵列中的ρ抽头的集成电路的俯视图经展示。ρ抽头形成于延长η阱的长度的条带中，其中每一 ρ抽头与多个存储器单元相关联。确切地说，存储器阵列的部分1302包括由η阱分离的ρ阱(包括由η阱1306及1310分离的ρ阱1304、1308及1312，如图所示)。存储器阵列的部分1302包括由虚线指定的6个存储器单元1314到1324。如图13中所展示，ρ抽头1326及1328沿着存储器单元1314到1318延伸，而ρ抽头1330及1332沿着存储器单元1320到1324延伸。如图13中进一步所示，ρ阱1304及1312通常窄于ρ阱1308，因为ρ阱1308是用于ρ阱的两侧上的存储器单元。然而，应理解对于具有多得多的存储器单元的更宽存储器阵列，P阱1304及1312将具有与ρ阱1308相同的宽度。
[0050]现转而参看图14，展示根据替代布置的存储器阵列中的ρ抽头的集成电路的俯视图经展示。根据图14的实施例，η阱1402位于ρ阱区1404及1406之间，且耦合到接地的P抽头1408环绕η阱1402。虽然图14的实施例展示六个存储器单元1410到1420，但应理解可在存储器阵列的四个侧上提供许多额外单元，如图所示。虽然η阱1402及ρ抽头1408形成于单元的中心，但应理解可将用于给定存储器单元的η阱1402及P抽头1408放置于相对于具有与存储器单元相关联的晶体管的ρ阱区的不同位置中。
[0051]现转而参看图15，展示根据实施例的存储器单元的截面图。p-epi层104形成于P型晶片102上，如图15-A中所示。接着形成η阱区404及ρ阱区106，如图15-Β中所示。接着形成源极及漏极元件404、430及440以及P抽头502及506，如图15-C中所示。接着形成用于源极及漏极区与P抽头的接触元件，如图15-D中所示。接着在衬底之上形成包含形成电力迹线456及接点的第一金属层及由介电层分离的任何额外金属层的金属层。
[0052]现转而参看图16，展示根据实施例的用于编程具有可编程资源的装置的系统的框图。确切地说，计算机1602经耦合以从存储器1606接收电路设计1604，及产生存储于非易失性存储器1606中的配置位流。如将在下文更详细地描述，电路设计可为概要设计，例如以硬件描述语言(HDL)定义的电路设计。而且，计算机可经配置以运行产生存储于非易失性存储器1608中且经提供到集成电路1610的配置位流的软件，所述集成电路可为可编程集成电路，例如下文在图17中所描述的集成电路。
[0053]现转而参看图17，展示包含图2到16的电路的具有可编程资源的装置的框图。虽然可以任何类型的集成电路装置(例如具有可编程资源的专用集成电路(ASIC))实施具有可编程资源的装置，但其它装置包括专用可编程逻辑装置(PLD)。一种类型的PLD为复杂可编程逻辑装置(CPLD)。CPLD包含连接在一起且由互连交换矩阵连接到输入/输出(I/O)资源的两个或两个以上“功能块”。CPLD的每一功能块包含二级及/或结构，其类似于用于可编程逻辑阵列(PLA)或可编程阵列逻辑(PAL)装置中的结构。另一种类型的PLD为现场可编程门阵列(FPGA)。在典型FPGA中，可配置逻辑块(CLB)的阵列耦合到可编程输入/输出块(1B)。CLB及1B由可编程布线资源的阶层互连。这些CLB、1B及可编程布线资源通过将通常来自片外存储器的配置位流加载到FPGA的配置存储器单元中来定制化。对于这些类型的可编程逻辑装置中的两者，装置的功能性由出于所述目的经提供到装置的配置位流的配置数据位控制。配置数据位可存储于易失性存储器(例如，静态存储器单元，如在FPGA及一些CPLD中)中、非易失性存储器(例如，快闪存储器，如在一些CPLD中)中或任何其它类型的存储器单元中。
[0054]图17的装置包括具有大量不同可编程平铺块的FPGA架构1400，所述可编程平铺块包含多千兆位收发器(MGT) 1701、CLB 1702、随机存取存储器块(BRAM) 1703、输入/输出块(1B) 1704、配置及定时逻辑(CONFIG/CLOCKS) 1705、数字信号处理块(DSP) 1706、专用输入/输出块(I/O) 1707(例如，配置端口及时钟端口)及其它可编程逻辑1708，例如数字时钟管理器、模/数转换器、系统监控逻辑等。一些FPGA也包含可用以实施例如软件应用程序的专用处理器块(PROC) 1710。
[0055]在一些FPGA中，每一可编程平铺块包含具有到及来自每一邻近平铺块中的对应互连元件的规范化连接的可编程互连元件(INT) 1711。因此，可编程互连元件连在一起实施用于所说明FPGA的可编程互连结构。可编程互连元件1711还包含到及来自相同平铺块内的可编程逻辑元件的连接，如由包含在图17的顶部的实例所示。
[0056]举例来说，CLB 1702可包含可配置逻辑元件(CLE) 1712，其可经编程以实施用户逻辑加单个可编程互连元件1711。除了一或多个可编程互连元件之外，BRAM 1703可包含BRAM逻辑元件(BRL) 1713。BRAM包含与配置逻辑块的分布式RAM分开的专用存储器。通常，包含于平铺块中的互连元件的数目取决于平铺块的高度。在所描画的实施例中，BRAM平铺块具有与五个CLB相同的高度，但也可使用其它数目。除了适当数目的可编程互连元件之外，DSP平铺块1706可包含DSP逻辑元件(DSPL) 1714。除了可编程互连元件1711的一个情况之外，1B 1704可包含例如输入/输出逻辑元件(1L) 1715的两个情况。装置的连接的位置由出于所述目的经提供到装置的配置位流的配置数据位控制。响应于配置位流的位，可编程互连件使得包括互连线的连接件能够用以将各种信号耦合到实施于可编程逻辑中的电路或例如BRAM或处理器等其它电路。
[0057]在所描画实施例中，在裸片的中心附近的柱状区域用于配置、时钟及其它控制逻辑。由此列延伸的配置/时钟分布区1409用以使时钟及配置信号跨越FPGA的广度分布。利用图17中所说明的架构的一些FPGA包含额外逻辑块，所述额外逻辑块破坏构成FPGA的大部分的常规柱状结构。额外逻辑块可为可编程块及/或专用逻辑。举例来说，图17中所示的处理器块PROC 1710横跨CLB及BRAM的若干列。
[0058]应注意图17意欲仅说明示范性FPGA架构。列中的逻辑块的数目、列的相对宽度、列的数目及次序、包含于列中的逻辑块的类型、逻辑块的相对大小及包含在图17的顶部的互连/逻辑实施方案为纯粹示范性的。举例来说，在实际FPGA中，无论CLB出现在何处，通常包含CLB的一个以上邻近列，以便促进用户逻辑的有效实施。虽然图17的实施例涉及具有可编程资源的集成电路，但应理解下文更详细阐述的电路及方法可实施于任何类型的ASIC 中。
[0059]现转而参看图18，展示图17的装置的可配置逻辑元件的框图。确切地说，图18以简化形式说明图17的配置逻辑块1702的可配置逻辑元件。在图18的实施例中，切片M1801包含四个查找表(LUTM) 1801A到1801D，其各自由六个LUT数据输入端子Al到A6、B1到B6、Cl到C6及Dl到D6驱动，且各自提供两个LUT输出信号05及06。来自LUT 1801A到1801D的0