输入数据的接收。虽然图2的存储器单元是作为实例展示的，但可使用其它存储器单元。
[0034]虽然图6的实施例表示“6T单元”，但图3的存储器元件300表示“8T单元”。确切地说，晶体管302及304经配置以启用单独反相字线WL0_bar及WLl_bar。如图所示，晶体管302及304经配置以具有如图所示耦合到Q及Q_b节点的源极，其中栅极各自由反相WLl_bar控制。应理解适用于6T单元的下文描述的各种技术将同样适用于8T单元。
[0035]现转而参看图4，展示具有减小大小的N阱的图2的电路的俯视图。图4的俯视图展示图2的晶体管的布置，其将减小存储于存储器单元中的损坏的数据的可能性，所述存储器单元经受辐射撞击或可与常规电路相比较更改存储于存储器单元中的数据的其它事件。如将在下文更详细地描述，用以实施图2、3及7中以电路图形式展示的电路的半导体衬底内的各种元件及金属层的元件的物理布置将减小归因于辐射撞击的数据翻转的可能性。根据图4的布置，衬底部分402包括N阱404，所述N阱具有与P型晶体管202相关联的ρ阱406及408及与P型晶体管206相关联的ρ阱410及412。应注意，经识别为形成晶体管的源极及汲极的阱的区通常也被称作扩散区。图4中也展示了耦合到Q节点的晶体管202的接点416及耦合到Vdd的晶体管206的接点418。多晶硅接点420在P阱406及408之间在晶体管202的栅极区之上延伸。类似地，晶体管206的接点422耦合到Vdd，且晶体管206的接点424耦合到Q_b节点。多晶硅层426在P阱410及412之间在晶体管206的栅极区之上延伸。
[0036]剩余N通道晶体管在N阱之外，其中若干对晶体管共享共同N阱。使用N阱426、428及430形成晶体管204及210，其中每一晶体管使用N阱428及Q接点434。接点432耦合到位线(BL)，且接点436耦合到接地节点。多晶硅层420在漏极区426与漏极区428之间在晶体管210的栅极区之上延伸。多晶硅层450在N阱428及430之间在晶体管204的栅极区之上延伸。使用N阱438、440及442形成晶体管208及212，其中每一晶体管使用N阱440及Q_b接点446。接点444耦合到位线，且接点448耦合到接地节点。多晶硅层449在N阱438及440之间在晶体管212的栅极区之上延伸。多晶硅层426也在N阱440及442之间在晶体管208的栅极区之上延伸。最后，在具有N阱及P阱的衬底上方形成于金属层中的电力迹线456位于在由N阱404涵盖的区域之外的区中，使得如图所示具有长度L及宽度W的N阱能够具有较小宽度W及因此总较小面积。如将参看图10及11所描述，可以其它方式位于由N阱804定义的区之上的各种互连元件移动到由N阱定义的区之夕卜。虽然将例如金属迹线及接触元件等各种互连元件移动到由N阱定义的区之外可增加存储器单元的总面积，但大小及辐射抗扰度之间的取舍可基于大小及辐射抗扰度的所要目标来确定。
[0037]现转而参看图5，展示具有减小大小的N阱及P抽头的图2的电路的俯视图。根据图5的实施例，具有耦合到接地的接点504的P抽头502及具有耦合到接地的接点508的P抽头506实施于N阱404的两侧上。虽然P抽头502将减小两个冗余节点将受辐射撞击影响的可能性(如下文参看图6所描述)，但P抽头506可用于最小化邻近存储器单元(其可在N阱506的另一侧上)的晶体管上的辐射撞击的影响。
[0038]如图2的集成电路的截面图中所示，将P抽头502及506放置在η阱的两侧上。使用用以形成晶体管的扩散区的相同过程形成P抽头。然而，应理解P抽头可比晶体管的扩散区更深。将P抽头放置在η阱附近帮助防止少数载流子影响存储电荷的节点。更确切地说，将P抽头放置在例如存储器中的η阱的两侧上显著抑制光伏衬底偏压，且与常规存储器装置相比较减小SEU。归因于光伏效应，SEU的速率强烈取决于电离轨道是否越过η阱边界。使用P抽头会显著减小作为辐射撞击的结果产生的少数载流子的影响。
[0039]更确切地说，如图6的截面图中所示，P抽头506吸引正电荷，所述正电荷可以其它方式被吸引到耦合到Q_b节点的N阱440。也就是说，在Q_b节点存储逻辑零且因此处于低电压时，来自辐射撞击的正电荷可改变Q_b节点的的低电压。同样如图6中所示，通过提供P抽头502，有可能防止由存储器单元存储的数据的任何更改。虽然图4、5及6涉及6T，但用于减小辐射冲击的影响的各种技术可实施于8T存储器单元或一些其它存储器单元中。
[0040]现转而参看图7，展示12T存储器元件的电路图。根据图7中所示的实施例，12T单元包括耦合于Vdd与接地之间的多个CMOS晶体管元件。确切地说，由晶体管702将位线耦合到晶体管704及706的汲极处的Q_b节点。由晶体管708将反相位线耦合到晶体管710及712的汲极处的QQ节点。由晶体管714将位线耦合到晶体管716及720的汲极处的QQ_b节点。反相位线由晶体管720耦合到晶体管722及724的汲极处的Q节点。字信号耦合到晶体管702、708、714及720的栅极以基于输入数据在Q节点处产生适当输出数据。如果包括展示成虚线椭圆形的第一对节点Q及Q_b以及第二对节点QQ及QQ_b的若干对节点受辐射冲击影响，那么可翻转存储于存储器单元中的数据。也就是说，如果影响与Q及Q_b节点两者或QQ及QQ_b节点两者相关联的晶体管，那么可影响由存储器单元存储的数据。如将在下文更详细地描述，N阱及P阱两者中的特定对晶体管由于其相对于P-N结的位置而易受影响。
[0041]现转而参看图8，展示具有晶体管的预定配置的图7的电路的俯视图。如图8中所示，图7的12T单元的半导体部分802提供用以减小存储于单元中的数据的翻转的晶体管的新颖布置。12T单元包括具有用于图7的ρ通道晶体管的多个P阱806到813的N阱804。确切地说，P阱806与耦合到Vdd的接点814相关联，且P阱807与同Q节点相关联的接点816相关联，从而实施ρ通道晶体管722。P阱808与耦合到Vdd的接点818相关联，且P阱809与同Q_b节点相关联的接点820相关联，从而实施P通道晶体管704。P阱810与耦合到Vdd的接点822相关联，且P阱811与同QQ_b节点相关联的接点824相关联，从而实施P通道晶体管716。P阱812与耦合到Vdd的接点826相关联，且P阱813与同QQ节点相关联的接点828相关联，从而实施ρ通道晶体管710。
[0042]η通道晶体管实施于N阱的两侧中。确切地说，N阱区830、831及832使得能够实施晶体管702及706，其中接点834将N阱830耦合到接地，接点836将Q_b节点耦合到N阱831，且接点838将反相位线耦合到N阱832。类似地，N阱区840、841及842使得能够实施晶体管708及712，其中接点844将N阱840耦合到接地，接点846将QQ节点耦合到N阱841，且接点848将位线耦合到N阱842。
[0043]在N阱区804的另一侧上，N阱区850、851及852使得能够实施晶体管714及720，其中接点854将N阱850耦合到接地，接点856将QQ_b节点耦合到N阱851，且接点858将反相位线耦合到N阱852。类似地，N阱区860、861及862使得能够实施晶体管720及724，其中接点864将N阱860耦合到接地，接点866将Q节点耦合到N阱861，且接点868将位线耦合到N阱862。图8的布置还有如上文参看图5及6所描述的P抽头870及872。
[0044]现转而参看图9，展示具有提供提升辐射抗扰度的晶体管的预定配置的图7的电路的俯视图。如果将Q_b及QQ_b NMOS扩散(或Q及QQ NMOS扩散)放置成邻近于N阱，那么N阱中的撞击可导致这些NMOS中的归因于过剩空穴从N阱到P阱的漂移的寄生BJT效应的起始。如果两者皆处于断开状态，那么此效应可致使这两个节点翻转，此举导致12T单元的数据的翻转。应注意如果由相同撞击同时撞击晶体管对724-716、706-722、712-704或720-710中的任一者，那么可翻转存储于12T单元中的数据。
[0045]在图8的布置中呈现这些对中的两者(即，以虚线展示的712-704及706-722)。在单元处于状态O时(在Q_b及QQ_b近似接地时)，Q_b及QQ_b易受损坏，且具有比状态I高30倍的SER(在Q及QQ NMOS易受损坏时)。也就是说，因为N3-P2及Nl-PO晶体管对的Q_b及QQ_b NMOS扩散靠近于NW，且N3-P2及Nl-PO晶体管对断开，所以其比与Q及QQ节点相关联的晶体管更易受损坏。为了抵消这些N阱影响，P阱中的节点Q_b移动远离N阱804的QQ_b节点，如图9的电路中所示。也就是说，与晶体管702及706相关联的N阱830,831及832与同晶体管708及712相关联的N阱840、841