具有低源极/漏极接触电阻的FinFET的制作方法
【技术领域】
[0001]本发明一般地涉及半导体技术领域，更具体地，涉及集成电路结构及其制造方法。
【背景技术】
[0002]晶体管通常包括用于形成源极区和漏极区的半导体区。金属接触塞和半导体区之间的接触电阻较高。因此，在诸如硅区、锗区和硅锗区的半导体区的表面上形成金属硅化物，以减小接触电阻。接触塞形成为与硅化物区接触，且接触塞和硅化物区之间的接触电阻较低。
[0003]典型的硅化工艺包括在半导体区的表面上形成金属层，然后实施退火，使得金属层与半导体区发生反应以形成硅化物区。在发生反应之后，金属层的上部可能未反应。然后实施蚀刻步骤以去除金属层的未反应部分。然后形成与硅化物区接触的接触塞。
[0004]随着集成电路的尺寸不断减小，硅化物区以及接触塞和硅化物区之间的接触区也变得越来越小。因此，电接触件的接触电阻变得越来越高。例如，在鳍式场效应晶体管(FinFET)中，鳍非常窄，导致接触塞和鳍之间的接触区非常小。这样，FinFET的源极和漏极区的接触电阻成为越来越严重的问题。
【发明内容】
[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电路结构，包括:半导体衬底；绝缘区，延伸到所述半导体衬底内，其中，所述绝缘区包括第一顶面和低于所述第一顶面的第二顶面；半导体鳍，位于所述绝缘区的所述第一顶面上方；栅叠层，位于所述半导体鳍的顶面和侧壁上；以及源极/漏极区，位于所述栅叠层的侧部，其中，所述源极/漏极区包括:第一部分，具有彼此基本平行的相对侧壁，所述第一部分低于所述绝缘区的所述第一顶面并且高于所述绝缘区的所述第二顶面；以及第二部分，位于所述第一部分上方，其中，所述第二部分的宽度大于所述第一部分的宽度。
[0006]该集成电路结构进一步包括硅化物区，所述硅化物区包括:第一部分，位于所述源极/漏极区的所述第一部分的相对侧壁上；以及第二部分，位于所述源极/漏极区的所述第二部分的表面上。
[0007]在该集成电路结构中，所述硅化物区的所述第一部分的底端与所述绝缘区的所述第二顶面接触。
[0008]该集成电路结构进一步包括与所述娃化物区接触的接触塞,其中，所述接触塞延伸到所述源极/漏极区的所述第一部分和所述源极/漏极区的所述第二部分连接的水平面下方。
[0009]在该集成电路结构中，所述源极/漏极区是外延半导体区的一部分，其中，所述半导体衬底由第一半导体材料形成，并且所述外延半导体区由不同于所述第一半导体材料的第二半导体材料形成。
[0010]在该集成电路结构中，所述外延半导体区和所述半导体衬底之间的界面位于所述绝缘区的底面下方。
[0011 ] 该集成电路结构进一步包括源极/漏极硅化物区，其中，所述源极/漏极硅化物区包括底面与所述绝缘区的底面齐平的部分。
[0012]根据本发明的另一方面，提供了一种集成电路结构，包括:半导体衬底；绝缘区，延伸到所述半导体衬底内，其中，所述绝缘区包括第一顶面；第一半导体鳍和第二半导体鳍，彼此平行并且通过所述绝缘区的第一部分彼此间隔开，其中，所述绝缘区的所述第一部分具有所述第一顶面；以及第一源极/漏极区和第二源极/漏极区，分别连接至所述第一半导体鳍和所述第二半导体鳍，其中，所述绝缘区的第二部分位于所述第一源极/漏极区和所述第二源极/漏极区之间，并且所述绝缘区的所述第二部分具有低于所述第一顶面的第二顶面。
[0013]该集成电路结构进一步包括:栅叠层，位于所述第一半导体鳍和所述第二半导体鳍的顶面和侧壁上，其中，所述栅叠层包括与所述绝缘区的所述第一部分的所述第一顶面接触的底面。
[0014]该集成电路结构进一步包括:源极/漏极硅化物区，位于所述第一源极/漏极区和所述第二源极/漏极区的表面上，其中，所述源极/漏极硅化物区的底端与所述绝缘区的所述第二部分的所述第二顶面接触。
[0015]该集成电路结构进一步包括:层间电介质(ILD)，位于所述第一源极/漏极区和所述第二源极/漏极区上方；以及接触塞，从所述ILD的顶面延伸至所述绝缘区的所述第二部分的所述第二顶面。
[0016]在该集成电路结构中，所述第一源极/漏极区包括:第一部分，具有基本垂直的侧壁，其中，所述第一部分位于所述绝缘区的所述第二部分的所述第二顶面上方；以及第二部分，比所述第一部分宽，其中，所述第二部分位于所述绝缘区的所述第一部分的所述第一顶面上方。
[0017]在该集成电路结构中，所述第一源极/漏极区的所述第二部分包括刻面。
[0018]在该集成电路结构中，所述第一源极/漏极区的所述第一部分包括彼此基本平行的相对侧壁。
[0019]根据本发明的又一方面，提供了一种方法，包括:形成半导体鳍，其中，所述半导体鳍位于绝缘区的顶面上方，所述绝缘区位于所述半导体鳍的相对侧上；在所述半导体鳍的中间部分的顶面和侧壁上形成栅叠层；蚀刻所述半导体鳍的端部以形成凹槽，其中，所述凹槽延伸到所述绝缘区的相对部分之间；实施外延以生长外延半导体区，其中，所述外延半导体区包括位于所述凹槽中的第一部分以及位于所述绝缘区的所述顶面上方的第二部分；在所述外延之后，蚀刻所述绝缘区；以及在蚀刻所述绝缘区之后，形成电连接至所述外延半导体区的接触塞。
[0020]在该方法中，所述外延半导体区的所述第一部分包括彼此基本平行的相对侧壁，并且在蚀刻所述绝缘区之后露出所述相对侧壁。
[0021]该方法进一步包括，在形成所述接触塞之前，在所述外延半导体区的所述第一部分的侧壁和所述第二部分上形成硅化物区。
[0022]在该方法中，所述凹槽延伸到低于所述绝缘区的底面的水平面。
[0023]在该方法中，在蚀刻所述绝缘区之后，将所述绝缘区的与所述外延半导体区接触的部分从所述绝缘区的所述部分的顶面到底面完全去除。
[0024]该方法进一步包括:在所述外延之后，在所述外延半导体区上方形成层间电介质(ILD);以及蚀刻所述ILD以形成接触开口，其中，通过所述接触开口露出所述半导体鳍的所述端部，并且通过所述接触开口实施蚀刻所述绝缘区。
【附图说明】
[0025]当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0026]图1至图1lC是根据一些示例性实施例在鳍式场效应晶体管(FinFET)的制造过程中的中间阶段的截面图和立体图；以及
[0027]图12和图13是根据可选实施例的FinFET的截面图。
【具体实施方式】
[0028]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚，而且其本身不指示所讨论的各个实施例和/或结构之间的关系。
[0029]而且，为了便于描述，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”
等的空间相对术语在此可以用于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，这些空间相对术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地进行相应的解释。
[0030]根据各个示例性实施例，提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。也示出了形成FinFET的接触件的中间阶段。讨论了实施例的变化。贯穿各个视图和说明性实施例，相同的参考标号用于标示相同的元件。
[0031]图1至图1lC是根据一些示例性实施例在FinFET和相应的接触件的制造过程中的中间阶段的截面图和立体图。图1示出了初始结构的立体图。初始结构包括晶圆100，晶圆100还包括衬底20。衬底20可以是半导体衬底，半导体衬底还可以是硅衬底、硅锗衬底或由其他半导体材料所形成的衬底。可以用P型或η型杂质掺杂衬底20。可以形成诸如浅沟槽隔离(STI)区的隔离区22以从衬底20的顶面延伸到衬底20内，其中，衬底20的顶面是晶圆100的主表面100Α。衬底20的介于相邻的STI区22之间的部分被称为半导体带24。半导体带24的顶面和STI区22的顶面可以彼此基本平齐。
[0032]STI区22可以包括氧化硅，其可以使用例如高密度等离子体(HDP)化学汽相沉积(CVD)来形成。STI区22也可以包括通过可流动的化学汽相沉积(FCVD)、旋涂等所形成的氧化物。
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