截面图。示出了 STI区22的顶面22A(也参照图4A)和顶面22B (也参照图4A和图8)。也示出了鳍24’和硅化物区44的位置。如图1lB中清楚地示出的，硅化物区44和接触塞42延伸到半导体鳍24’的底部下方。
[0051]图1lC示出了 FinFET54的截面图，其中，通过图1lA中的平面交叉线C-C截取该截面图。尽管在截面图中有多个鳍24’，但是为了简单，形成了一个鳍24’。如图1lC所示，半导体鳍24’位于STI区22的顶面22A之上。栅极电介质50和栅电极52形成在半导体鳍24’的顶面和侧壁上。这样，STI区22的凹进的顶面22B低于半导体鳍24’的底部。
[0052]再次参照图10，将从外延区30的顶端到STI区22的底端的垂直距离定义为长度LI。将从外延区30的底面到STI区22的底面的垂直距离定义为长度L2。将从源极/漏极区30的顶端到STI区22的凹进的顶面22B的垂直距离定义为长度L3。在一些示例性实施例中，长度LI可以在约80nm和约200nm的范围内。长度L3可以在约20nm和约10nm的范围内。然而，应该理解，贯穿说明书，所列举的值仅仅是实例，且可以改变为不同的值。根据一些实施例，存在关系L1>L3>L2。此外，比率L3/L1可以在约20%和约100%的范围内。可以观察到，通过增大长度L3，露出源极/漏极区30的部分30A的侧壁以形成硅化物区44，并且因此增大了接触面积。这样，由于接触面积增大，减小了源极/漏极接触电阻。
[0053]图12示出了根据可选实施例的外延区30、STI区22、硅化物区44和接触塞42的截面图。除了外延区30延伸到STI区22的底面下方的水平面之外，这些实施例与图11A、图1lB和图1lC中的实施例类似。形成工艺包括图4B中示出的步骤，其中，在半导体带24凹进期间，凹槽31延伸到STI区22的底面下方。剩下的工艺与图1到图1lC中示出的工艺基本相同。在这些实施例中，比率L3/L1可以在约20%和约100%的范围内。在一些示例性实施例中，长度LI可以在约80nm和约200nm的范围内。长度L3可以在约20nm和约10nm的范围内。
[0054]图13示出了又一些可选实施例的外延区30、STI区22、硅化物区44和接触塞42的截面图。除了在如图7所示的步骤之后将完全蚀刻STI区22的暴露于开口 38的部分之夕卜，这些实施例与图12中的实施例类似。因此，在相邻的源极/漏极区30之间不存在STI区。硅化物区44将形成在衬底20的顶面20A上。在这些实施例中，长度LI等于长度L3。
[0055]本发明的实施例具有一些优势特征。通过在形成外延源极/漏极区的外延步骤之后，使STI区凹进，露出了源极/漏极区的下部的侧壁。结果，增大了源极/漏极接触面积，并且降低了源极/漏极接触电阻。
[0056]根据本发明的一些实施例，一种集成电路结构包括:半导体衬底；延伸到半导体衬底内的绝缘区，绝缘区包括第一顶面和低于第一顶面的第二顶面；位于绝缘区的第一顶面上方的半导体鳍；位于半导体鳍的顶面和侧壁上的栅叠层以及位于栅叠层的一侧上的源极/漏极区。源极/漏极区包括第一部分，第一部分具有彼此基本平行的相对侧壁，第一部分低于绝缘区的第一顶面并且高于绝缘区的第二顶面；以及第二部分，第二部分位于第一部分上方，第二部分的宽度大于第一部分的宽度。
[0057]根据本发明的可选实施例，一种集成电路结构包括:半导体衬底；延伸到半导体衬底内的绝缘区，绝缘区具有第一顶面；以及彼此平行且通过绝缘区的第一部分彼此间隔开的第一半导体鳍和第二半导体鳍。绝缘区的第一部分具有第一顶面。集成电路结构还包括分别连接至第一半导体鳍和第二半导体鳍的第一源极/漏极区和第二源极/漏极区。绝缘区的第二部分位于第一源极/漏极区和第二源极/漏极区之间。绝缘区的第二部分具有低于第一顶面的第二顶面。
[0058]根据本发明的又一些可选实施例，一种方法包括:形成半导体鳍，其中半导体鳍位于绝缘区的顶面上方，绝缘区位于半导体鳍的相对侧上；在半导体鳍的中间部分的顶面和侧壁上形成栅叠层；蚀刻半导体鳍的端部以形成凹槽，其中，凹槽延伸到绝缘区的相对部分之间；以及实施外延以生长外延半导体区。外延半导体区包括位于凹槽中的第一部分和位于绝缘区的顶面上方的第二部分。在外延之后，蚀刻绝缘区。在蚀刻绝缘区之后，形成电连接至外延半导体区的接触塞。
[0059]上面概述了一些实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以进行多种变化、替换以及改变。
【主权项】
1.一种集成电路结构，包括: 半导体衬底； 绝缘区，延伸到所述半导体衬底内，其中，所述绝缘区包括第一顶面和低于所述第一顶面的第二顶面； 半导体鳍，位于所述绝缘区的所述第一顶面上方； 栅叠层，位于所述半导体鳍的顶面和侧壁上；以及 源极/漏极区，位于所述栅叠层的侧部，其中，所述源极/漏极区包括: 第一部分，具有彼此基本平行的相对侧壁，所述第一部分低于所述绝缘区的所述第一顶面并且高于所述绝缘区的所述第二顶面；以及 第二部分，位于所述第一部分上方，其中，所述第二部分的宽度大于所述第一部分的宽度。2.根据权利要求1所述的集成电路结构，进一步包括硅化物区，所述硅化物区包括: 第一部分，位于所述源极/漏极区的所述第一部分的相对侧壁上；以及 第二部分，位于所述源极/漏极区的所述第二部分的表面上。3.根据权利要求2所述的集成电路结构，其中，所述硅化物区的所述第一部分的底端与所述绝缘区的所述第二顶面接触。4.根据权利要求2所述的集成电路结构，进一步包括与所述硅化物区接触的接触塞，其中，所述接触塞延伸到所述源极/漏极区的所述第一部分和所述源极/漏极区的所述第二部分连接的水平面下方。5.根据权利要求1所述的集成电路结构，其中，所述源极/漏极区是外延半导体区的一部分，其中，所述半导体衬底由第一半导体材料形成，并且所述外延半导体区由不同于所述第一半导体材料的第二半导体材料形成。6.根据权利要求5所述的集成电路结构，其中，所述外延半导体区和所述半导体衬底之间的界面位于所述绝缘区的底面下方。7.根据权利要求1所述的集成电路结构，进一步包括源极/漏极硅化物区，其中，所述源极/漏极硅化物区包括底面与所述绝缘区的底面齐平的部分。8.一种集成电路结构，包括: 半导体衬底； 绝缘区，延伸到所述半导体衬底内，其中，所述绝缘区包括第一顶面； 第一半导体鳍和第二半导体鳍，彼此平行并且通过所述绝缘区的第一部分彼此间隔开，其中，所述绝缘区的所述第一部分具有所述第一顶面；以及 第一源极/漏极区和第二源极/漏极区，分别连接至所述第一半导体鳍和所述第二半导体鳍，其中，所述绝缘区的第二部分位于所述第一源极/漏极区和所述第二源极/漏极区之间，并且所述绝缘区的所述第二部分具有低于所述第一顶面的第二顶面。9.根据权利要求8所述的集成电路结构，进一步包括: 栅叠层，位于所述第一半导体鳍和所述第二半导体鳍的顶面和侧壁上，其中，所述栅叠层包括与所述绝缘区的所述第一部分的所述第一顶面接触的底面。10.一种方法，包括: 形成半导体鳍，其中，所述半导体鳍位于绝缘区的顶面上方，所述绝缘区位于所述半导体鳍的相对侧上； 在所述半导体鳍的中间部分的顶面和侧壁上形成栅叠层； 蚀刻所述半导体鳍的端部以形成凹槽，其中，所述凹槽延伸到所述绝缘区的相对部分之间； 实施外延以生长外延半导体区，其中，所述外延半导体区包括位于所述凹槽中的第一部分以及位于所述绝缘区的所述顶面上方的第二部分； 在所述外延之后，蚀刻所述绝缘区；以及 在蚀刻所述绝缘区之后，形成电连接至所述外延半导体区的接触塞。
【专利摘要】本发明提供了一种集成电路结构，该集成电路结构包括半导体衬底；延伸到半导体衬底内的绝缘区，绝缘区包括第一顶面和低于第一顶面的第二顶面；位于绝缘区的第一顶面上方的半导体鳍；位于半导体鳍的顶面和侧壁上的栅叠层以及位于栅叠层的侧部的源极/漏极区。源极/漏极区包括第一部分，第一部分具有彼此基本平行的相对侧壁，第一部分低于绝缘区的第一顶面并且高于绝缘区的第二顶面；以及第二部分，位于第一部分上方，第二部分的宽度大于第一部分的宽度。本发明还提供了具有低源极/漏极接触电阻的FinFET。
【IPC分类】H01L27/088, H01L29/78, H01L29/08, H01L21/336, H01L21/28
【公开号】CN104952924
【申请号】CN201410254124
【发明人】黄玉莲, 李东颖
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年9月30日
【申请日】2014年6月9日
【公告号】US20150279840