半导体结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体结构及其制造方法，特别是涉及一种金属氧化半导体及其制造方法。
【背景技术】
[0002]为了在半导体芯片上形成一设计的集成电路，一般是制作一光掩模，并在光掩模上形成一设计的布局图案，再通过黄光光刻制作工艺将光掩模上的图案转移到半导体结构表面的光致抗蚀剂层上，进而将集成电路的布局图案转移到半导体结构上。所以光刻制作工艺可说是半导体制作工艺中非常重要的关键步骤。
[0003]由于在光掩模上所能制作出的图案的临界尺寸会受限于曝光机台的分辨率极限，因此当集成度逐渐提高，电路图案设计越来越小，在对这些高密度排列的光掩模进行曝光制作工艺以进行图案转移时，很容易产生光学接近效应，造成图案转移的偏差或是图案变形而影响产品电性特征。
【发明内容】
[0004]为解决上述问题，根据一实施例，提出一种半导体结构，包括一第一栅结构与一第二栅结构、与一第二介电间隙壁。相邻近的第一栅结构与第二栅结构各包括一第一介电间隙壁。第二介电间隙壁位于第一栅结构的相对侧壁其中一个上的第一介电间隙壁上，且并未配置在第二栅结构的第一介电间隙壁上。
[0005]根据另一实施例，提出一种制造方法，包括以下步骤。形成相邻近的第一栅结构与第二栅结构，各包括一第一介电间隙壁。形成第二介电间隙壁于第一栅结构的相对侧壁其中一个上的第一介电间隙壁上，且第二介电间隙壁并未配置在第二栅结构的第一介电间隙壁上。
[0006]为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下:
【附图说明】
[0007]图1至图4绘示根据实施例的半导体结构的制造方法。
[0008]主要元件符号说明
[0009]102:第一栅结构
[0010]104:第二栅结构
[0011]106:半导体基底
[0012]107:凹口
[0013]108:栅介电质
[0014]110:栅电极
[0015]112:第一介电间隙壁
[0016]114:盖层
[0017]116、118:源 / 漏极
[0018]120:隔离结构
[0019]122:主动区域(有源区域)
[0020]124:外侧区域
[0021]126:第二介电间隙壁
[0022]128:介电层
[0023]130:开口
[0024]132:掩模层
[0025]134、136:侧壁
[0026]138:空隙
[0027]140:导电接触
[0028]142:金属硅化物
[0029]144:介电层
[0030]146:导电插塞
[0031]Tl、T 2:厚度
【具体实施方式】
[0032]图1至图4绘示根据实施例的半导体结构的制造方法。
[0033]请参照图1，第一栅结构102与第二栅结构104形成于半导体基底106上。半导体基底106例如、但不限于硅基底，也可选择其他合适的基底结构，例如绝缘层上覆硅等。第一栅结构102与第二栅结构104各包括形成于半导体基底106上的栅介电质108、形成在栅介电质108上的栅电极110、以及形成在栅电极110上的第一介电间隙壁112。
[0034]一实施例中，第一栅结构102与第二栅结构104为高介电常数金属栅极(high_kmetal gate),即栅介电质108是高介电常数材料,且栅电极110是金属材料。栅介电质108并不限于如图1所示的平形薄膜，其可通过先栅极制作工艺形成，栅介电质108也可为具有栅电极110埋于其中的U形薄膜，其可通过后栅极制作工艺形成。high-k材料可包括氧化給(hafnium oxide)、氧化娃給(hafnium silicon oxide)、氧化镧(lanthanumoxide)、氧化招镧(lanthanum aluminum oxide)、氧化错(zirconium oxide)、氧化娃错(zirconium silicon oxide)、氧化组(tantalum oxide)、氧化钦(titanium oxide)、氧化钦银钡(barium strontium titanium oxide)、氧化钦钡(barium titanium oxide)、氧化钦银(strontium titanium oxide)、氧化宇乙(yttrium oxide)、氧化招(aluminum oxide)、氧化组坑铅(lead scandium tantalum oxide)、银酸锋铅(lead zinc n1bate)等。栅电极110的金属材料可为P型功函数金属或N型功函数金属。举例来说，P型功函数金属可包括钌、钮、钼、钴、镍，及导电金属氧化物，例如氧化钌。N型功函数金属可包括铪、错、钛、钽、招、上述金属的合金、及上述金属的碳化物例如碳化铪(hafnium carbide)、碳化错(zirconiumcarbide)、碳化钦(titanium carbide)、碳化组(tantalum carbide)、或碳化招(aluminumcarbide)等。
[0035]第一栅结构102与第二栅结构104也可包括形成在栅电极110的上表面上的盖层114。第一介电间隙壁112与盖层114可为、但不限于相同的材质，例如介电常数小于、等于7的低介电常数氮化物(SixNy，例如SiN、Si3N4，或SiCN、SiCNO, S1N等)。
[0036]源/漏极116 (例如源极)与源/漏极118 (例如漏极)分别配置在第二栅结构104的相对侧的半导体基底106中或上。源/漏极116与源/漏极118的导电类型相反于半导体基底106。源/漏极116或118与隔离结构120分别配置在第一栅结构102的相对侧的半导体基底106中或上。举例来说，源/漏极116、118可以临场(in-situ)掺杂外延或沉积的方式形成在半导体基底106蚀刻有凹口 107的区域上。其他实施例中，源/漏极116、118可利用第一栅结构102与第二栅结构104作为掩模，以掺杂的方式形成在半导体基底106中。
[0037]隔离结构120并不限于如图所示形成在半导体基底106中的沟槽结构(例如浅沟槽或深沟槽结构)，也可使用场氧化制作工艺形成在半导体基底106上，或使用其他适当的绝缘结构或导电型相反于半导体基底106的掺杂结构。
[0038]隔离结构120可用以将第一栅结构102与第二栅结构104隔离其他的半导体装置。举例来说，隔离结构120内侧壁之间的区域可定义为主动区域122，隔离结构120所在的区域及其外侧的区域则为主动区域122以外的外侧区域124，可例如包括隔离区域、非主动区域、及/或其他半导体装置的主动区域等。第一栅结构102可用作虚置栅结构。
[0039]第二介电间隙壁126形成于主动区域122与外侧区域124中。举例来说，第二介电间隙壁126可共形地(conformally)形成在源/漏极116、118与第一介电间隙壁112上，也可形成在半导体基底106、隔离结构120上，或盖层114上(未绘示)。第一介电间隙壁112的厚度Tl大于第二介电间隙壁126的厚度T2。第二介电间隙壁126的厚度T2可小于5nm。实施例中，第二介电间隙壁126系为金属氧化物或高介电常数(high_k)例如介电常数大于7的材料。一实施例中，第二介电间隙壁126与栅介电质108为相同材料,例如氧化铪(HfO2, k值为25)。其他实施例中，也可使用氧化铝(Al2O3, k值为9)、氧化钇(Y2O3,k值为15)、氧化钽(Ta2O5, k值为22)、氧化钛(T12, k值为80)、氧化镧(La2O3, k值为30 ；B-LaAlO3, k值为30)、氧化钛锶(SrT13, k值为2000)、氧化锆(Zr02，k值为25)、氧化硅铪(HfS14, k 值为 11)。
[0040]介电层128(例如层间介电层ILD0)形成在第二介电间隙壁126上。介电层128可为低介电常数(low-k)介电材料，包括氧化物例如二氧化硅(S12)、碳掺杂氧化物(carbondoped oxide;0)0),氮化娃、有机聚合物例如八氟环丁烧(perfIuorocyclobutane)或聚四氟乙烯(polytetraf Iuoroethylene)、氟娃酸盐玻璃(f luorosilicate glass; FSG),或有机娃酸盐例如半娃氧烧(silsesqu1xane)、娃氧烧(siloxane),或有机娃酸盐玻璃。在形成第二介电间隙壁126与介电层128之后，可进行平坦化步骤例如化学机械研磨制作工艺，其可适当地选择控制停止在盖层114，或盖层114上方的薄膜例如材料层或介电层(未显示)O
[0041]请参照图2A与图2B(其中图2B绘示根据一实施例的图2A的半导体结构的部分元件上视图)，形成具有开口 130的掩模层132。