实施例中，掩模层132的开口 130是利用单一个光掩模，利用光刻、蚀刻制作工艺图案化掩模层132形成。掩模层132可包括光致抗蚀剂或其他适当的材料。
[0042]进行一蚀刻制作工艺，以移除开口 130露出的介电层128 (图1)。实施例中，相较于第二介电间隙壁126，此蚀刻制作工艺对于介电层128具有较高的蚀刻选择性(即此蚀刻制作工艺对介电层128的蚀刻速率高于第二介电间隙壁126，或者实质上不会蚀刻第二介电间隙壁126，相同概念此后不再重复赘述)，由此在移除介电层128的同时，能保留主动区域122中的第二介电间隙壁126。掩模层132覆盖的部分例如外侧区域124中的介电层128并未被移除。此蚀刻制作工艺可根据介电层128与第二介电间隙壁126的材质做选择。可以任何适当的方式进行蚀刻，例如干式蚀刻、湿式蚀刻等、或上述的组合。
[0043]然后，进行另一蚀刻制作工艺，以移除开口 130露出的第一栅结构102与第二栅结构104之间的第二介电间隙壁126 (图1)。此蚀刻制作工艺对于第二介电间隙壁126的蚀刻速率高于对于第一介电间隙壁112与盖层114的蚀刻速率，由此在移除第二介电间隙壁126的同时，可保留第一介电间隙壁112与盖层114。掩模层132覆盖的部分例如外侧区域124中侧壁134上与邻近侧壁134的隔离结构120上的第二介电间隙壁126并未被移除。此蚀刻制作工艺可根据第二介电间隙壁126与第一介电间隙壁112、盖层114的材质做选择。可以任何适当的方式进行蚀刻，例如干式蚀刻、湿式蚀刻等、或上述的组合。一实施例中，举例来说，用以移除第二介电间隙壁126的蚀刻制作工艺使用液体氢氧化铵(ammoniumhydroxide;NH4OH)与过氧化氢(hydrogen peroxide;H2O2)的SCl清洗制作工艺。用以移除介电层128的蚀刻化学物或蚀刻溶液可不同于用以移除第二介电间隙壁126的蚀刻制作工艺。
[0044]—实施例中，在移除主动区域122中的介电层128与第二介电间隙壁126(图1)之后，第二介电间隙壁126与介电层128仅位于第一栅结构102的相对侧壁134、136中面向外侧区域124的侧壁134上，而不存在第二栅结构104的第一介电间隙壁112上，也不存在第一栅结构102面向第二栅结构104的侧壁136上。
[0045]通过移除主动区域122中的介电层128与第二介电间隙壁126(图1)，第一栅结构102与第二栅结构104的第一介电间隙壁112与源/漏极116、118的上表面定义出空隙138。由于空隙138直接利用第一栅结构102与第二栅结构104自对准地形成，因此掩模层132的单一个开口 130可设计成具有大的尺寸，一次露出多个空隙138的所在区域。大尺寸的开口 130表示用以定义开口 130的单一个光掩模也可具有大的特征尺寸，此种光掩模价格上比起微小特征尺寸的光掩模更为便宜，因此能降低制造成本。由于空隙138由第一栅结构102与第二栅结构104定义出，因此能设计成具有微小的尺寸(例如宽度)。在不影响空隙138形成的前提之下，开口 130(或光掩模)的对准可承受较大的偏移，可避免制作工艺偏移造成良率下降的问题，一些实施例中，也能不必使用一般用以图案化精细图案的双次光刻、三次光刻等多次光刻制作工艺，即可得到期望特征的空隙138，制作工艺简单、快速。
[0046]请参照图3，以导电材料填充空隙138以形成导电接触140。可对导电材料进行平坦化步骤例如化学机械研磨制作工艺，其可适当地选择控制在停止盖层114。如上所述，用以形成导电接触140的空隙138是利用自对准制作工艺形成在第一栅结构102与第二栅结构104之间的源/漏极116、118上，因此导电接触140能如预期地与源/漏极116、118形成电性接触，并不会误着(mis-landing)在栅电极110而造成不预期的电路或短路,避免产品良率下降的问题。导电材料并不限于金属例如金、钨等，也可适当地选用其他导电性佳的材质。一些实施例中，可任意地利用金属硅化制作工艺，在源/漏极116、118上形成金属硅化物142。
[0047]请参照图4，可形成介电层144(例如层间介电层ILD1)，并在介电层144中形成电性接触至导电接触140的导电元件，例如导电插塞146。介电层144可包括氧化物，例如二氧化娃(S12)、碳掺杂氧化物(carbon doped oxide; CDO),氮化娃、有机聚合物例如八氟环丁烧(perfIuorocyclobutane)或聚四氟乙烯(polytetrafIuoroethylene)、氟娃酸盐玻璃(f luorosilicate glass; FSG),或有机娃酸盐例如半娃氧烧(silsesqu1xane)、娃氧烧(siloxane),或有机娃酸盐玻璃。导电插塞146并不限于金属例如金、鹤等，也可适当地选用其他导电性佳的材质。一实施例中，半导体结构是鳍式场效晶体管(fin field-effecttransistor)。
[0048]实施例中所述各种材料可以任何适当的方式形成，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等。
[0049]实施例的制造方法的概念可应用至各种半导体结构中，例如金属氧化半导体、DRAM、SRAM、logic、PRM等，也可应用至14nm或更小世代的产品中。
[0050]综上所述，虽然已以实施例公开本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。
【主权项】
1.一种半导体结构,包括: 相邻近的一第一栅结构与一第二栅结构，各包括第一介电间隙壁；以及第二介电间隙壁，位于该第一栅结构的相对侧壁其中一个上的该第一介电间隙上，且并未配置在该第二栅结构的该第一介电间隙壁上。2.如权利要求1所述的半导体结构，其中该第一介电间隙壁厚于该第二介电间隙壁。3.如权利要求1所述的半导体结构，其中该第一介电间隙壁是氮化物，包括SiN、SiCN、SiCNO^ S1N。4.如权利要求1所述的半导体结构，其中该第二介电间隙壁是金属氧化物或高介电常数(high k)材料。5.如权利要求1所述的半导体结构，其中该第一栅结构与该第二栅结构各包括栅介电质与栅电极位于该栅介电质上，该栅介电质是高介电常数材料，该栅电极是金属材料。6.如权利要求5所述的半导体结构，其中该栅介电质与该第二介电间隙壁是相同材料。7.如权利要求5所述的半导体结构，其中该第一栅结构与该第二栅结构各还包括一盖层于该栅电极的一上表面上。8.如权利要求1所述的半导体结构，其是鳍式场效晶体管(finfield-effecttransistor)。9.如权利要求1所述的半导体结构，还包括一隔离结构于该第二介电间隙壁下方。10.如权利要求1所述的半导体结构，还包括隔离结构，邻近该第一栅结构的该相对侧壁中具有该第二介电间隙壁于其上的该一个侧。11.一种制造方法，包括: 形成相邻近的一第一栅结构与一第二栅结构，各包括一第一介电间隙壁；以及形成一第二介电间隙壁于该第一栅结构的相对侧壁其中一个上的该第一介电间隙上，且该第二介电间隙壁并未配置在该第二栅结构的该第一介电间隙壁上。12.如权利要求11所述的制造方法，其中该第一介电间隙壁厚于该第二介电间隙壁。13.如权利要求11所述的制造方法，其中该第一介电间隙壁是氮化物，包括SiN、SiCN、SiCNO^ S1N。14.如权利要求11所述的制造方法，其中该第二介电间隙壁是金属氧化物或高介电常数材料。15.如权利要求11所述的制造方法，其中该第一栅结构与该第二栅结构各包括一栅介电质与一栅电极位于该栅介电质上，该栅介电质是高介电常数材料，该栅电极是金属材料。16.如权利要求15所述的制造方法，其中该栅介电质与该第二介电间隙壁是相同材料。17.如权利要求15所述的制造方法，其中该第一栅结构与该第二栅结构各还包括一盖层形成于该栅电极的一上表面上。18.如权利要求11所述的制造方法，其是用以形成鳍式场效晶体管。19.如权利要求11所述的制造方法，还包括形成一隔离结构于该第二介电间隙壁下方。20.如权利要求11所述的制造方法，还包括形成一隔离结构邻近该第一栅结构的该相对侧壁中具有该第二介电间隙壁于其上的该一个侧。
【专利摘要】本发明公开一种半导体结构及其制造方法。半导体结构包括一第一栅结构与一第二栅结构、与一第二介电间隙壁。相邻近的第一栅结构与第二栅结构各包括一第一介电间隙壁。第二介电间隙壁位于第一栅结构的相对侧壁其中一个上的第一介电间隙壁上，且并未配置在第二栅结构的第一介电间隙壁上。
【IPC分类】H01L21/28, H01L29/423
【公开号】CN104952915
【申请号】CN201410126012
【发明人】王裕平, 郑志祥, 林毓翔, 陈炫旭, 陈建豪, 叶宜函
【申请人】联华电子股份有限公司
【公开日】2015年9月30日
【申请日】2014年3月31日