制造具有无掺杂沟道的mosfet的方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地，涉及制造具有无掺杂沟道的MOSFET的方法。
【背景技术】
[0002]本专利文件中所描述的技术涉及金属氧化物半导体场效应管(MOSFET)，并且更具体地涉及用于HKMG CMOS (高介电常数K金属栅极互补金属氧化物半导体)器件的沟道设
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[0003]半导体器件(例如M0SFET)的按比例缩小，使得在过去的几十年中，每个集成电路的单元功能的速度、性能、密度和成本不断改善。构建晶体管沟道的工艺的改善能够促进集成电路按比例缩小。
[0004]MOSFET可以制造在体型半导体衬底(平面型器件)或绝缘体上硅薄膜(SOI)型结构上。在栅极替换工艺中，伪栅极结构可以由例如多晶硅(poly)构成。在源极-漏极(S/D)加工开始或继续之后，伪栅极结构被去除并替换为导电的含金属栅极叠层，该导电的含金属栅极叠层覆盖体型半导体衬底中的S/D之间的沟道区域或者覆盖SOI结构的硅层中的S/D之间的沟道区域。
【发明内容】
[0005]本发明提供一种制造具有无掺杂沟道的MOSFET的方法，所述方法包括:在衬底上制造具有伪多晶硅栅极、伪层间(IL)氧化物和掺杂沟道的半导体结构；去除所述伪多晶硅栅极以及所述伪IL氧化物以暴露所述掺杂沟道；从所述衬底上的区域去除所述掺杂沟道；在所述衬底上的所述区域处形成用于所述半导体结构的无掺杂沟道；以及形成用于所述半导体结构的金属栅极。
[0006]优选地，所述去除所述伪多晶硅栅极包括干法和湿法蚀刻操作以将所述伪多晶硅栅极去除。
[0007]优选地，所述去除所述伪IL氧化物包括干法蚀刻操作以将所述伪IL氧化物去除。
[0008]优选地，所述去除所述掺杂沟道包括对所述衬底进行各向异性蚀刻操作。
[0009]优选地，形成无掺杂沟道包括采用外延工艺来生长所述无掺杂沟道。
[0010]优选地，所述制造具有无掺杂沟道的MOSFET的方法还包括通过对所述无掺杂沟道采用湿化学法在所述无掺杂沟道上方生长IL氧化物。
[0011]优选地，所述去除所述伪IL氧化物包括在去除所述掺杂沟道之前和之后均执行蚀刻操作。
[0012]根据本发明的另一方面，本发明还提供一种将半导体结构中的衬底上的掺杂沟道替换为无掺杂沟道的方法，所述方法包括:去除伪多晶硅栅极和伪层间(IL)氧化物以暴露所述掺杂沟道；从所述衬底上的区域去除所述掺杂沟道；以及在所述衬底上的所述区域处生长用于所述半导体结构的无掺杂沟道。
[0013]优选地，所述去除伪多晶硅栅极包括干法和湿法蚀刻操作以将所述伪多晶硅栅极去除。
[0014]优选地，所述去除伪IL氧化物包括干法蚀刻操作以将所述伪IL氧化物去除。
[0015]优选地，所述去除所述掺杂沟道包括对所述衬底进行各向异性蚀刻操作。
[0016]优选地，生长无掺杂沟道包括采用外延工艺以生长无掺杂沟道。
[0017]优选地，所述将半导体结构中的衬底上的掺杂沟道替换为无掺杂沟道的方法方法还包括通过对所述无掺杂沟道采用湿化学法在所述无掺杂沟道上方生长IL氧化物。
[0018]优选地，所述去除伪IL氧化物包括在去除所述掺杂沟道之前和之后均执行蚀刻操作。
[0019]根据本发明的又一方面，本发明提供一种形成于衬底中的掺杂阱上方并且具有无掺杂沟道区域的半导体结构，所述半导体结构包括:位于衬底中的源极和漏极区域；位于所述衬底中的掺杂阱中的无掺杂沟道区域，所述无掺杂沟道区域连接于所述源极和漏极区域之间；以及制造于所述无掺杂沟道区域上方的栅极叠层；其中，所述无掺杂沟道区域通过去除伪多晶硅栅极和伪层间(IL)氧化物以暴露所述掺杂阱中的掺杂沟道区域、从所述衬底去除所述掺杂沟道区域、以及在所述掺杂阱中生长无掺杂沟道区域以替换所述掺杂沟道区域而形成。
[0020]优选地，所述伪多晶硅栅极使用干法和湿法蚀刻操作去除。
[0021]优选地，所述伪IL氧化物使用干法蚀刻操作去除。
[0022]优选地，所述掺杂沟道使用各向异性蚀刻操作去除。
[0023]优选地，所述无掺杂沟道使用外延工艺生长。
[0024]优选地，所述伪IL氧化物通过在去除所述掺杂沟道之前和之后均执行蚀刻操作去除。
【附图说明】
[0025]基于下面的详细描述并同时阅读附图，能够最好的理解本公开的方案。值得注意的是，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了描述的清楚，可任意增大或减小各个部件的尺寸。
[0026]图1A是示例性晶体管的示意图，示出了实用掺杂技术可能在晶体管的沟道区域留下非均匀浓度的杂质；
[0027]图1B是根据一些实施例的示例性晶体管的示意图，在该晶体管中，来自实用掺杂技术的杂质已从晶体管的至少部分沟道区域去除，；
[0028]图2是根据一些实施例的工艺流程图，描述一个用于产生具有无掺杂沟道的半导体器件的示例性方法；
[0029]图3描述了根据一些实施例的示例性半导体结构在部分制造后的横截面图；
[0030]图4描述了根据一些实施例的示例性半导体结构在去除伪多晶硅栅极后的横截面图；
[0031]图5描述了根据一些实施例的示例性半导体结构在去除伪IL氧化物后的横截面图；
[0032]图6描述了根据一些实施例的示例性半导体结构在从衬底上的特定区域去除沟道后的横截面图；
[0033]图7描述了根据一些实施例的示例性半导体结构在对伪IL氧化物除去额外的伪IL氧化物后的横截面图；
[0034]图8描述了根据一些实施例的示例性半导体结构在形成新无掺杂沟道后的横截面图；
[0035]图9描述了根据一些实施例的示例性半导体结构在IL氧化物重新生长后的横截面图。
【具体实施方式】
[0036]下述公开提供了多个用于实现提供的主题的不同特征的不同的实施例或实例。下面描述部件和设备的具体实例以简化本公开。当然，这些仅为实例而不旨在限制。例如，随后描述的第一部件在第二部件的上方或在第二特征上形成可包括第一部件和第二部件直接接触的实施例，也可包括可在第一部件和第二部件之间形成附加部件以使得第一部件和第二部件可以不直接接触的实施例。此外，本公开会在多个实例中重复参考标号和/或术语。此重复旨在简化和清楚，其本身决定所讨论的多个实例和/或结构之间的关联。
[0037]此外，空间关系术语，例如“在……下面”、“在……下方”、“下面的”、“在……之上”、“上方的”等，在此可为了简单描述而使用以描述在图中示出的一个元件或部件与另一(些)元件或部件的关系。空间关系术语旨在除包括图中示出的定向以外还包括器件在使用或操作状态下的不同定向。装置可另外定向(旋转90度或处于其他定向)并且此处使用空间关系描述词也可相应地类似理解。
[0038]阱掺杂、轻漏极掺杂(LDD)和口袋掺杂(pocket doping)是可能在半导体生产过程中使用的实用掺杂技术。在例如具有短沟道器件的一些情况下，这些实用掺杂技术会由于随机掺杂波动(RDF)使得载体运送变得复杂和降低整体/局部阈值电压(Vt)均匀性。图1A是一个示例性晶体管的示意图，示出实用掺杂技术可能在晶体管的沟道区域留下非均匀浓度的杂质10，其会使得载体运送变得复杂和降低整体/局部Vt均匀性。
[0039]图1B中描述的是晶体管的示意图，其中来自实用掺杂技术的杂质从晶体管的至少部分沟道区域12去除。杂质从沟道区域12去除后的晶体管(即具有清洁沟道的晶体管)会获得更好的Vt均匀性和更好的性能。下面的实例描述即使在采用实用掺杂时用于制造具有清洁沟道的半导体器件的示例性技术。
[0040]图2是工艺流程图，描述用于产生具有无掺杂沟道的半导体器件的示例性方法。该方法开始于在衬底上制造具有伪多晶硅栅极、伪层间(IL)氧化物和掺杂沟道的半导体结构(操作102)。在该初始制造后，去除伪多晶硅栅极(操作104)以暴露将要去除的掺杂沟道。在本实例中，去除伪多晶硅栅极包括干法蚀刻和湿法蚀刻操作(操作204)。在去除伪多晶硅栅极后，可开始去除伪IL氧化物操作(操作106)。在本实例中，去除伪IL氧化物包括干法蚀刻操作(操作206)。然后，进行从衬底上的区域去除沟道(操作108)。在本实例中，去除沟道操作可包括使用低蚀刻速度对硅衬底进行各向异性蚀刻以防止损坏源极-漏极区域(操作208)。可去除额外的伪IL氧化物(操作110)。去除额外的伪氧化物可通过第二次伪IL蚀刻操作完成(操作210)。在通过已经被去除的掺杂沟道而事先存在的晶圆上的区域中形成新无掺杂沟道(操作112)。在本实例中，通过外延生长工艺完成新沟道形成(操作212)。在新沟道生长后，可在新沟道区域之上重新生长IL氧化物(操作114)。在本实例中，通过对新无掺杂Si沟道采用湿化学法完成IL氧化物重新生长(操作214)。IL重新生长后，可形成金属栅极(操作116)。在本实例中，形成金属栅极包括高介电常数(H1-k)沉积操作和金属栅极沉积操作(操作216)。
[0041]图3至图9描述示例性半导体结构在不同制造阶段的横截面图。图3描述了在部分制造后的示例性半导体结构的截面图。示