例性半导体结构包括通过浅沟槽隔离(STI) 306间隔开的 η 沟道 MOSFET (NFET) 302 和 ρ 沟道 MOSFET (PFET) 304。NFET 302 和 PFET 304 均形成于衬底中的掺杂阱上方。NFET 302包括形成于衬底中的掺杂阱312上方的源极和漏极区域310、掺杂阱312中的沟道区域314、伪多晶硅栅极316和伪IL氧化物318。PFET 304包括形成于衬底中的掺杂阱322上方的源极和漏极区域320、掺杂阱322中的沟道区域324、伪多晶硅栅极326和伪IL氧化物328。示例性半导体结构还包括NFET 302和PFET 304 二者共享的层间介电层(ILDO) 330和接触蚀刻停止层(CESL) 332。本实例中的沟道区域314、324和掺杂阱312、322由硅(Si)形成。本实例中的NFET 302的源极和漏极区域310由硅磷(SiP)构成。本实例中的PFET 304的源极和漏极区域320由硅锗(SiGe)形成。
[0042]图4描述了本示例性半导体结构在去除伪多晶硅栅极后的横截面图。示出了孔洞334、336，孔洞334、336分别为伪多晶硅栅极先前存在于NEFT302和PFET 304中的位置。在本实例中，去除伪多晶硅栅极包括干法和湿法蚀刻操作。
[0043]图5描述了本示例性半导体结构在去除伪IL氧化物后的横截面图。示出了数量减少的伪IL氧化物318、328。在本实例中，伪IL氧化物318、328已使用干法蚀刻操作去除。
[0044]图6描述了本示例性半导体结构在从衬底上的特定区域338、340去除沟道后的横截面图。在本实例中，通过使用低蚀刻速度对Si衬底进行各向异性蚀刻来实施去除沟道，以防止损坏源极-漏极区域。
[0045]图7描述了本示例性半导体结构去除剩余伪IL氧化物后的横截面图。在本实例中，已使用干法蚀刻操作去除伪IL氧化物。
[0046]图8描述了本示例性半导体结构分别在特定区域338、340形成新无掺杂沟道342、344后的横截面图。在本实例中，新沟道342、344通过外延生长工艺形成。这导致两个无掺杂沟道区域342、344分别位于衬底中的掺杂阱区域312、322中。无掺杂沟道区域342、344分别连接于相应的晶体管的源极和漏极区域310、320之间。
[0047]图9描述了本示例性半导体结构在IL氧化物346、348在新沟道区域342、344上方重新生长后的横截面图。在本实例中，IL氧化物346、348通过对新无掺杂Si沟道区域342,344采用湿化学法来生长。在IL氧化物346、348重新生长后，半导体结构的制造可继续，包括在无掺杂Si沟道区域342、344上方形成栅极叠层和其他制造半导体的操作。
[0048]上述实例提供了多种技术，其中通过硅(或其他沟道材料)重新生长可获得掺杂极少的沟道和更好的Vt均匀性。上述实例示出了可实现满足低于28nm集成电路(IC)器件所要求的高Vt均匀性的技术。在此公开的新掩埋沟道制造技术可与替换金属栅极技术充分地结合。
[0049]在一个实施例中，公开了制造具有无掺杂沟道的MOSFET的方法。该方法包括在衬底上制造具有伪多晶硅栅极、伪层间(IL)氧化物和掺杂沟道的半导体结构。本方法还包括去除伪多晶硅栅极和伪IL氧化物以暴露掺杂沟道、从衬底上的区域去除掺杂沟道、在衬底上的上述区域处形成用于半导体结构的无掺杂沟道、以及形成用于半导体结构的金属栅极。
[0050]这些方面和其他实施例可包括如下特征中的一个或多个。去除伪多晶硅栅极可包括干法和湿法蚀刻操作以将伪多晶硅栅极去除。去除伪IL氧化物可包括干法蚀刻操作以将伪IL氧化物去除。去除掺杂沟道可包括对衬底进行各向异性蚀刻操作。形成无掺杂沟道可包括采用外延工艺以生长无掺杂沟道。本方法还可包括在无掺杂沟道上方通过对无掺杂沟道采用湿化学法生长IL氧化物。去除伪IL氧化物可包括在去除掺杂沟道之前和之后均执行蚀刻操作。
[0051]在另一实施例中，公开了将半导体结构中的衬底上的掺杂沟道替换为无掺杂沟道的方法。本方法包括去除伪多晶硅栅极和伪层间(IL)氧化物以暴露掺杂沟道、从衬底上的区域去除掺杂沟道、以及在衬底上的上述区域处生长用于半导体结构的无掺杂沟道。
[0052]这些方面和其他实施例可包括如下特征中的一个或多个。去除伪多晶硅栅极可包括干法和湿法蚀刻操作以将伪多晶硅栅极去除。去除伪IL氧化物可包括干法蚀刻操作以将伪IL氧化物去除。去除掺杂沟道可包括对衬底进行各向异性蚀刻操作。生长无掺杂沟道可包括采用外延工艺以生长无掺杂沟道。本方法还可包括通过对无掺杂沟道采用湿化学法而在无掺杂沟道上方生长IL氧化物。去除伪IL氧化物可包括在去除掺杂沟道之前和之后均执行蚀刻操作。
[0053]在另一实施例中，公开了一种形成于衬底中的掺杂阱上方并且具有无掺杂沟道区域的半导体器件。该半导体器件包括位于衬底中的源极和漏极区域以及位于衬底中的掺杂阱中的无掺杂沟道区域。无掺杂沟道区域连接于源极和漏极区域之间。该半导体器件还包括制造于无掺杂沟道区域上方的栅极叠层。通过去除伪多晶硅栅极和伪层间(IL)氧化物以暴露掺杂阱中的掺杂沟道区域、从衬底去除掺杂沟道区域、以及在掺杂阱中生长无掺杂沟道区域以替换掺杂沟道区域，来形成无掺杂沟道区域。
[0054]这些方面和其他实施例还可包括如下特征中的一个或多个。伪多晶硅栅极使用干法和湿法蚀刻操作去除。伪IL氧化物使用干法蚀刻操作去除。掺杂沟道使用各向异性蚀刻操作去除。无掺杂沟道使用外延工艺生长。通过在去除掺杂沟道之前和之后均执行蚀刻操作来去除伪IL氧化物。
[0055]以上概述了几个实施例的特征，使得本领域技术人员可更好地理解本公开的各方面。本领域技术人员应当理解，其可容易地使用本公开作为基础，来设计或修改用于与在此介绍的实施例实现相同目的和/或获得相同优势的其他工艺和结构。本领域技术人员还应当意识到，这类等同的结构不应偏离本公开的精神和范围，并且他们可在不偏离本公开的精神和范围的情况下做出多种变换、替代和改变。
【主权项】
1.一种制造具有无掺杂沟道的MOSFET的方法，所述方法包括: 在衬底上制造具有伪多晶硅栅极、伪层间(IL)氧化物和掺杂沟道的半导体结构； 去除所述伪多晶硅栅极以及所述伪IL氧化物以暴露所述掺杂沟道； 从所述衬底上的区域去除所述掺杂沟道； 在所述衬底上的所述区域处形成用于所述半导体结构的无掺杂沟道；以及 形成用于所述半导体结构的金属栅极。2.根据权利要求1所述的方法，其中，所述去除所述伪多晶硅栅极包括干法和湿法蚀刻操作以将所述伪多晶硅栅极去除。3.根据权利要求1所述的方法，其中，所述去除所述伪IL氧化物包括干法蚀刻操作以将所述伪IL氧化物去除。4.根据权利要求1所述的方法，其中，所述去除所述掺杂沟道包括对所述衬底进行各向异性蚀刻操作。5.根据权利要求1所述的方法，其中，形成无掺杂沟道包括采用外延工艺来生长所述无掺杂沟道。6.根据权利要求1所述的方法，还包括通过对所述无掺杂沟道采用湿化学法在所述无掺杂沟道上方生长IL氧化物。7.根据权利要求1所述的方法，其中，所述去除所述伪IL氧化物包括在去除所述掺杂沟道之前和之后均执行蚀刻操作。8.一种将半导体结构中的衬底上的掺杂沟道替换为无掺杂沟道的方法，所述方法包括: 去除伪多晶硅栅极和伪层间(IL)氧化物以暴露所述掺杂沟道； 从所述衬底上的区域去除所述掺杂沟道；以及 在所述衬底上的所述区域处生长用于所述半导体结构的无掺杂沟道。9.根据权利要求8所述的方法，其中，所述去除伪多晶硅栅极包括干法和湿法蚀刻操作以将所述伪多晶硅栅极去除。10.一种形成于衬底中的掺杂阱上方并且具有无掺杂沟道区域的半导体结构，所述半导体结构包括: 位于衬底中的源极和漏极区域； 位于所述衬底中的掺杂阱中的无掺杂沟道区域，所述无掺杂沟道区域连接于所述源极和漏极区域之间；以及 制造于所述无掺杂沟道区域上方的栅极叠层； 其中，所述无掺杂沟道区域通过去除伪多晶硅栅极和伪层间(IL)氧化物以暴露所述掺杂阱中的掺杂沟道区域、从所述衬底去除所述掺杂沟道区域、以及在所述掺杂阱中生长无掺杂沟道区域以替换所述掺杂沟道区域而形成。
【专利摘要】本发明公开一种制造具有无掺杂沟道的MOSFET的方法。所述方法包括：在衬底上制造具有伪多晶硅栅极、伪层间(IL)氧化物和掺杂沟道的半导体结构。所述方法还包括去除伪多晶硅栅极和伪IL氧化物以暴露掺杂沟道、从衬底上的区域去除掺杂沟道、在衬底上的上述区域处形成用于半导体结构的无掺杂沟道、以及形成用于半导体结构的金属栅极。去除伪多晶硅栅极可包括干法和湿法蚀刻操作。去除伪IL氧化物可包括干法蚀刻操作。去除掺杂沟道可包括对衬底进行各向异性蚀刻操作。形成无掺杂沟道可包括采用外延工艺以生长无掺杂沟道。所述方法还可包括在无掺杂沟道上方生长IL氧化物。
【IPC分类】H01L21/336
【公开号】CN105006434
【申请号】CN201410386121
【发明人】林志雄, 张嘉德, 陈荣挺, 王泰元
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年10月28日
【申请日】2014年8月7日
【公告号】DE102015105210A1, US20150303278