具有穿通抑制的先进晶体管的制作方法
【专利说明】
[0001] 本申请是申请号为201180035830. 2、发明名称为"具有穿通抑制的先进晶体管"、 申请日为2011年06月21日的发明专利申请的分案申请。
[0002] 相关申请
[0003] 本申请要求2009年9月30日提交的美国临时申请No. 61/247300的优先权，将该 临时申请的公开内容通过引用并入于此。本申请还要求其公开内容通过引用并入于此的 2009年11月17日提交的美国临时申请No. 61/262122以及其公开内容通过引用并入于此 的 2010 年 2 月 18 日提交的、发明名称为"Electronic Devices and Systems, and Methods for Making and Using the Same"的美国专利申请No. 12/708497的优先权。本申请还要 求其公开内容通过引用并入于此的2010年6月22日提交的美国临时申请No. 61/357492 的优先权。
技术领域
[0004] 本公开内容涉及形成具有包括增强的穿通（punch through)抑制的改进的工作特 性的先进晶体管的结构和工艺。
【背景技术】
[0005] 期望将多个晶体管适配到单个管芯，以减小电子设备的成本并改进其功能能力。 半导体制造商所采用的常见策略是简单地减小场效应晶体管（FET)的栅极尺寸，并且按比 例缩小晶体管源极、漏极以及晶体管之间的所需互连的面积。然而，由于称为"短沟道效应" 的效应，所以简单地按比例缩小并不总是可能的。短沟道效应在晶体管栅极下的沟道长度 与工作晶体管的耗尽深度的大小可比较时特别严重，短沟道效应包括阈值电压减小、严重 的表面散射、漏极感应势皇降低（DIBL)、源极-漏极穿通以及电子迀移率问题。
[0006] 减轻某些短沟道效应的常规解决方案可以涉及袋状物（pocket)注入或源极和漏 极周围的晕环（halo)注入。晕环注入可以关于晶体管的源极和漏极对称或不对称，并且通 常在晶体管阱与源极和漏极之间提供平滑的掺杂剂梯度。不幸的是，虽然这样的注入改善 了诸如阈值电压滚降（rolloff)和漏极感应势皇降低等某些电气特性，但是所得到的增大 的沟道掺杂对电子迀移率产生不利的影响，这主要是因为沟道中的掺杂剂散射增大。
[0007] 许多半导体制造商都试图通过采用新的晶体管类型（包括全部或部分耗尽的绝 缘体上娃（S0I)晶体管）来减小短沟道效应。S0I晶体管构建在绝缘体层之上的薄娃层上， 具有使短沟道效应最小化的未掺杂的或低掺杂沟道，并且不需要深阱注入或晕环注入来工 作。不幸的是，形成合适的绝缘体层十分昂贵且难以完成。早期的S0I器件构建在绝缘蓝 宝石晶片上而非硅晶片上，并且因为成本高，通常仅用于特殊应用（例如军用航空电子设 备或卫星）。现代的S0I技术可以使用硅晶片，但需要昂贵且费时的额外的晶片处理步骤来 制作延伸跨越器件质量单晶硅的表面层下的整个晶片的绝缘氧化硅层。
[0008] 在硅晶片上制作这样的氧化硅层的一种常用方法需要高剂量氧离子注入和高温 退火，以在体硅晶片中形成埋入氧化物（BOX)层。或者，可以通过将一个硅晶片键合到表面 上具有氧化物层的另一硅晶片（"处理"晶片）来制造SOI。使用在处理晶片的BOX层的顶 部上留下单晶硅的薄晶体管质量层的工艺来将这对晶片分开。这就是所谓的"层转移"技 术，因为该技术将薄硅层转移到处理晶片的热生长氧化物层上。
[0009] 如所预期的，BOX形成或层转移这两者都是具有相对较高故障率的昂贵制造技术。 因此，对于许多领先的制造商而言，制造SOI晶体管不是经济上有吸引力的解决方案。当重 新设计晶体管以应对"浮体（floating body) "效应、研发新的SOI特定晶体管工艺的需要 和其它电路变化的成本被添加到SOI晶片的成本时，很显然需要其它解决方案。
[0010] 正在研究的另一可能的先进晶体管采用多栅极晶体管，其类似于S0I晶体管，通 过在沟道中少量掺杂或不掺杂来使短沟道效应最小化。通常称为finFET(由于由栅极部分 地围绕的鳍形状的沟道），对具有28纳米或更低晶体管栅极尺寸的晶体管提出使用finFET 晶体管。但同样，类似于SOI晶体管，虽然换到全新的晶体管架构解决了某些短沟道效应问 题，但是又产生了需要比S0I更加显著的晶体管布局重新设计的其它问题。考虑到可能需 要复杂的非平面晶体管制造技术来制作finFET以及创建finFET的新工艺流程的未知困 难，制造商一直不愿在能制作finFET的半导体制造设施上投资。
【发明内容】
[0011]因此，为了克服现有技术的缺陷，本发明提供一种管芯，包括：衬底，所述衬底为单 半导体材料的单晶；多个场效应晶体管结构，由所述衬底支撑，每个场效应晶体管结构具有 栅极、源极和漏极；其中至少一个所述晶体管结构具有在所述栅极下方且在所述源极与漏 极之间延伸的多个不同的（distinct)掺杂区域，注入所述多个掺杂区域来为至少一个所 述晶体管结构限定P型或n型材料的掺杂剂分布，所述掺杂剂分布在距离所述栅极的第一 深度处具有峰掺杂剂浓度并且在距离所述栅极的第二深度处具有第一中间掺杂剂浓度，所 述第一中间掺杂剂浓度低于所述峰掺杂剂浓度；其中所述多个晶体管结构中的每个包括通 常由无掺杂的均厚外延生长形成的沟道区域，所述沟道区域直接位于在单半导体材料的单 晶中形成的阈值电压控制区域之上，所述阈值电压控制区域与所述第一中间掺杂剂浓度相 关。
[0012] 根据实施例的另一个方案，本发明提供一种管芯，包括：衬底；多个场效应晶体管 结构，由所述衬底支撑，每个场效应晶体管结构具有栅极、源极和漏极；其中至少一个所述 晶体管结构具有在所述栅极下方且在所述源极与漏极之间延伸的多个不同的掺杂区域，注 入所述多个掺杂区域来为至少一个所述晶体管结构限定P型或n型材料的掺杂剂分布，所 述掺杂剂分布在距离所述栅极的第一深度处具有峰掺杂剂浓度并且在距离所述栅极的第 二深度处具有第一中间掺杂剂浓度，所述第一中间掺杂剂浓度建立第一凸峰；其中所述多 个晶体管结构中的每个包括通常由无掺杂的均厚外延生长形成的沟道。
[0013] 根据本发明的管芯，可以减小电子设备的成本并改进晶体管的功能。
【附图说明】
[0014] 图1不出了具有穿通抑制的DDC晶体管；
[0015] 图2示出了具有增强的穿通抑制的DDC晶体管的掺杂剂分布；
[0016] 图3-7示出了替代的有用的掺杂剂分布；以及
[0017] 图8是示出用于形成具有穿通抑制的DDC晶体管的一个示例性工艺的流程图。
【具体实施方式】
[0018] 不同于绝缘体上娃（SOI)的晶体管，纳米级体CMOS晶体管（通常具有小于100纳 米的栅极长度）受到短沟道效应的显著不利影响，包括通过漏极感应势皇降低（DIBL)和源 极漏极穿通这两者的体泄漏。穿通与源极和漏极耗尽层的合并有关，导致漏极耗尽层延伸 穿过掺杂衬底并到达源极耗尽层，在源极与漏极之间产生传导路径或漏电流。这导致所需 的晶体管电功率大幅增大，并连同晶体管热输出随之增大，使用这样的晶体管的便携式或 电池供电设备的工作寿命降低。
[0019] 图1中示出了可在体CMOS衬底上制造的改进的晶体管。根据某些所描述的实施 例，场效应晶体管（FET) 100配置成具有大大减小的短沟道效应以及增强的穿通抑制。FET 100包括栅极电极102、源极104、漏极106和定位在沟道110上的栅极电介质108。在工作 时，沟道110被深耗尽，与常规晶体管相比，形成可以描述为深耗尽沟道（DDC)的沟道，且部 分地通过高度掺杂的屏蔽区域112来设定耗尽深度。虽然沟道110基本上未掺杂，并且如 图所示定位在高度掺杂的屏蔽区域112上，但是沟道110可以包括具有不同掺杂剂浓度的 简单或复杂分层。这种掺杂的分层可以包括掺杂剂浓度小于