20的上表面与半导体基板10的表面18的水平面差抑制为小于图5所示的绝缘膜60的厚度C，即使在后者的情况下也能够在基本平坦的面上形成表面电极22。根据后述的制造方法，能够将绝缘区域20的上表面与半导体基板10的表面18的水平面差抑制在0.1 μπι以下。因此，表面电极22沿着半导体基板10的表面18以同样的厚度均质地延伸。在应力作用于表面电极22的情况下，不易产生应力集中于特定的部位的现象。不易产生应力集中在表面电极22的特定部位，而使表面电极22在应力集中部位处受到损伤的现象。由于表面电极22以同样的厚度均质地延伸，因此可靠性较高。关于被形成在表面电极22的表面上的焊锡用电极23也同样如此。由于焊锡用电极23也以同样的厚度均质地延伸，因此可靠性较高。
[0034]当不易在表面电极22上产生应力集中部位时，表面电极22所使用的材料的选择项将会扩大，表面电极22的形成方法和形成条件的选择项也会扩大。能够在低温环境下形成表面电极22，并能够形成晶粒细密从而机械强度较高的表面电极(霍尔-佩奇法则)。此夕卜，能够选择不易在半导体基板上产生翘曲的条件而形成表面电极22。
[0035]图2图示了第一实施例的半导体装置的制造过程。在图2中，仅对与沟槽12相关的部分进行说明。发射区28等的制造方法与现有技术相同，因而省略其说明。
[0036](I)表示准备了半导体基板10的阶段。
[0037](2)表示通过各向异性蚀刻而形成了沟槽12的阶段。能够利用各向异性干蚀刻或各向异性湿蚀刻。
[0038](3)表示进行热处理，在沟槽12的侧面等上形成了氧化膜的阶段。在沟槽12的侧面等上所形成的氧化膜成为栅极绝缘膜14。
[0039](4)表示表示通过CVD(Chemical Vapor Deposit1n:化学气相沉积)法或PVD(Physical Vapor Deposit1n:物理气相沉积)法而向两侧面通过栅极绝缘膜14而被覆盖的沟槽12内填充了多晶硅16a的阶段。在向多晶硅16a中掺杂杂质的同时实施CVD法或PVD法。或者，也可以在填充了多晶娃16a之后惨杂杂质。在该阶段中，使多晶娃16a堆积至覆盖半导体基板10的表面18。
[0040](5)表示从多晶硅16a的表面起进行了蚀刻的阶段。在该阶段中，蚀刻至多晶硅16a的上表面成为与半导体基板10的表面18相比较深且与发射区28的底面相比较浅的关系为止。准确来说，蚀刻至在多晶硅16a的上表面与半导体基板10的表面18之间确保有用于形成足以使沟槽栅电极16与表面电极22绝缘的厚度的绝缘区域20的距离为止。在沟槽12内所剩的多晶硅成为沟槽栅电极16。
[0041](6)表示进行热处理，而在沟槽栅电极16的上表面上形成了氧化膜20a的阶段。如后文所述，氧化膜20a成为绝缘区域20的一部分。当进行热处理时，氧化膜20a还将沿着栅极绝缘膜14与沟槽栅电极16的边界而向下方延伸。在所述(5)的阶段中，在向下方延伸的氧化膜20a的鸟喙区未达到发射区28的底面的深度处结束蚀刻。在(6)的阶段中，半导体基板10的表面18通过氧化膜而被覆盖。
[0042](7)表示通过CVD法或PVD法而堆积了氧化硅20b的阶段。氧化硅20b与被形成在沟槽栅电极16的上表面上的氧化膜20a成为一体，覆盖沟槽栅电极16的上表面，填充沟槽12，并且堆积至半导体基板10的表面18上为止。在沟槽12所存在的部位处，在氧化硅20b的表面上形成有受到了沟槽栅电极16的上表面与半导体基板10的表面18相比下沉的影响的凹部。
[0043](8)表示进行热处理，而使氧化硅20b的表面平滑化的阶段。凹部虽然被平滑化，但并未消失。
[0044](9)表示对表面被进行了平滑化的氧化硅20c从表面起进行了蚀刻的阶段。在该阶段中，蚀刻至被形成在沟槽12内的氧化硅20的表面与半导体基板10的表面18基本一致，或者，稍微下沉。通过该蚀刻，不仅对在(7)(8)中所堆积的氧化硅进行蚀刻，甚至对在
(3)(6)中被形成在半导体基板10的表面18上的氧化膜也进行蚀刻。当对被形成在半导体基板10的表面18上的氧化膜进行蚀刻时，存在于其下方的发射区28与体接触区29将会露出。当对氧化硅进行干蚀刻而使发射区28与体接触区29露出时，废气的成分将会发生变化。通过对废气的成分进行测量，从而可知在(7) (8)中堆积并在(3) (6)中形成的氧化膜被蚀刻而使发射区28与体接触区29露出的时间点。当持续蚀刻直至该时间点时，被形成在沟槽12内的氧化硅20d的表面不会从半导体基板10的表面18突出。能够得到氧化硅20d的表面相对于半导体基板10的表面18而一致或下沉的关系。此外，当在发射区28与体接触区29露出的时间点结束蚀刻时，残留在沟槽12内的氧化硅20d的表面不会从半导体基板10的表面18大幅度地下沉。根据上述，能够获得残留在沟槽12内的氧化硅20d的表面与半导体基板10的表面18大致平齐或从半导体基板10的表面18稍微下沉的关系。在该阶段中，残留在沟槽12内的氧化硅20d与被形成在沟槽栅电极16的上表面上的氧化膜20a —体化，从而获得了使沟槽栅电极16与表面电极22绝缘的绝缘区域20。绝缘区域20停留在沟槽12内，而未突出到半导体基板10的表面18上。
[0045](10)表示在遍及半导体基板10的表面18与绝缘区域20的表面的范围内形成了表面电极22的阶段。由于成为基底的表面平坦，因此能够获得以同样的厚度均质地延伸的表面电极22。
[0046]第二实施例
[0047]对第二实施例进行说明。在以下仅对与第一实施例的不同点进行说明，并省略重复说明。对与第一实施例相同的部分使用相同的参照编号。
[0048]如图3所示，在第二实施例中，通过深部沟槽12a和浅部沟槽12b而形成沟槽12。深部沟槽12a的宽度较窄，浅部沟槽12b的宽度较宽。在深部沟槽12a中填充有沟槽栅电极16。沟槽栅电极没有延伸至浅部沟槽12b，浅部沟槽12b通过绝缘物质而被填充。浅部沟槽12b的内侧成为对沟槽栅电极的上表面进行覆盖的绝缘区域20e。
[0049]图4表示制造过程，在(2a)中，以深部沟槽12a的宽度形成从半导体基板10的表面起到达至漂移区的沟槽。在(2b)中，形成浅部沟槽12b。在(5)中，对多晶硅16a进行蚀刻直至露出浅部沟槽12b的底。在(9)中，剩余有对浅部沟槽12b进行填充的绝缘物质。通过对浅部沟槽12b进行填充的绝缘物质和氧化膜20a而形成对沟槽栅电极的上表面进行覆盖的绝缘区域20e。其他过程与第一实施例相同。
[0050]虽然在以上对本实施例进行了详细说明，但这些只不过是例示，并不对权利要求书进行限定。在权利要求书中所记载的技术中包括对以上例示的具体例进行各种改变、变更的技术。
[0051]本说明书或附图所说明的技术要素通过单独或各种组合的方式而发挥技术上的有用性，并不限定于申请时权利要求所记载的组合。此外，本说明书或附图中所例示的技术同时达到多个目的，并且达到其中一个目本身即具有技术上的有用性。
[0052]符号说明
[0053]10:半导体基板；
[0054]12:沟槽；
[0055]12a:深部沟槽；
[0056]12b:浅部沟槽；
[0057]14:栅极绝缘膜；
[0058]16:沟槽栅电极；
[0059]18:半导体基板的表面；
[0060]20:绝缘区域；
[0061]20a:沟槽栅电极上表面的檐膜；
[0062]20e:填充浅部沟槽的绝缘区域；
[0063]22:发射极(表面电极)；
[0064]23:焊锡用电极；
[0065]24:焊锡层；
[0066]26:金属板；
[0067]28:发射区(第一导电型第一区域)；
[0068]29:体接触区；
[0069]30:体区(第二导电型第二区域)；
[0070]30a:上部体区；
[0071]30b:下部体区；
[0072]32:n型层(第一导电型第四区域)；
[0073]34:漂移区(第一导电型第三区域)；
[0074]36:缓冲区；
[0075]38:集电区；
[0076]40:集电极(背面电极)。
【主权项】
1.一种半导体装置，其具备半导体基板和被形成在所述半导体基板的表面上的表面电极， 在所述半导体基板的至少一部分的范围内，形成有从所述半导体基板的表面侧起顺次层压有第一导电型的第一区域、第二导电型的第二区域以及第一导电型的第三区域的层压结构， 并且形成有从所述半导体基板的表面起贯穿所述第一区域和所述第二区域并到达至所述第三区域的沟槽， 在所述沟槽的内部形成有沟槽栅电极， 并且形成有覆盖所述沟槽栅电极的上表面而使所述表面电极与所述沟槽栅电极绝缘的绝缘区域， 所述绝缘区域被收纳在沟槽的内部。2.如权利要求1所述的半导体装置，其特征在于， 所述绝缘区域的底面与所述第一区域的底面相比较浅。3.如权利要求1所述的半导体装置，其特征在于， 所述第一区域为源极区，所述第二区域为体区，所述第三区域为漂移区。4.如权利要求1所述的半导体装置，其特征在于， 所述第一区域为发射区，所述第二区域为体区，所述第三区域为漂移区。5.如权利要求1所述的半导体装置，其特征在于， 在所述第二区域的中间深度处形成有第一导电型的第四区域， 所述第二区域通过所述第四区域而被分离为上部第二区域和下部第二区域。6.如权利要求1所述的半导体装置，其特征在于， 所述沟槽具备宽度较窄的深部沟槽和宽度较宽的浅部沟槽， 在所述深部沟槽中填充有所述沟槽栅电极， 在所述浅部沟槽中填充有形成所述绝缘区域的绝缘物质。
【专利摘要】已知一种半导体装置,其从半导体基板的表面侧起顺次层压有第一导电型的第一区域、第二导电型的第二区域以及第一导电型的第三区域，并且形成有贯穿第一区域和第二区域并到达至第三区域的沟槽栅电极，在半导体基板的表面形成有表面电极，通过覆盖沟槽栅电极的表面的绝缘区域而使表面电极与沟槽栅电极绝缘。使覆盖沟槽栅电极的表面而使表面电极与沟槽栅电极绝缘的绝缘区域停留在沟槽的内部。表面电极被形成在无高低差的半导体基板的表面上且均匀地延展。在表面电极上未形成有应力集中部位，从而表面电极的强度与可靠性提高。
【IPC分类】H01L29/78, H01L21/336
【公开号】CN105074932
【申请号】CN201380073624
【发明人】加藤武宽
【申请人】丰田自动车株式会社
【公开日】2015年11月18日
【申请日】2013年2月22日
【公告号】DE112013006716T5, WO2014128914A1