一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成浅沟槽隔离(STI)结构时减弱反向窄沟道效应(INWE)对器件性能的影响的方法以及采用该方法制造的半导体器件。
【背景技术】
[0002]在半导体制造工艺中，所形成的浅沟槽隔离结构的性能对于最后形成的半导体器件的电学性能而言至关重要。对于采用浅沟槽隔离结构作为隔离结构的MOSFET而言，经常可以观察到反向窄沟道效应，即器件的阈值电压随着沟道变窄而减小。对于CMOS而言，浅沟槽隔离结构将CMOS分为NMOS和PMOS两部分。在衬底中形成浅沟槽隔离结构之后，实施阱区注入并退火，以在衬底中形成阱区，对于NMOS而言，所述阱区为P阱，对于PMOS而言，所述阱区为N阱。对于NMOS而言，P阱中的掺杂离子为P型离子，例如B、Al、Ga、In、Tl等元素的离子，通常采用B离子作为P型离子。由于在后续实施的热处理工艺(例如退火)过程中B离子容易扩散到与P阱邻近的浅沟槽隔离结构中，因此，NMOS面临更为严重的反向窄沟道效应问题。
[0003]为此，现有技术通过以下工艺步骤形成浅沟槽隔离结构:首先，如图1A所示，提供半导体衬底100，在半导体衬底100中形成用于填充隔离材料的沟槽101，形成沟槽101的步骤包括:首先在半导体衬底上形成衬垫氧化物层102，接着在衬垫氧化物层102上形成硬掩膜层103 (其构成材料通常为氮化硅)，衬垫氧化物层102作为缓冲层可以释放硬掩膜层103和半导体衬底100之间的应力，在对硬掩膜层103进行退火之后，利用硬掩膜层103作为掩膜进行隔离区光刻，蚀刻出用于填充隔离材料的沟槽101 ;接着，如图1B所示，在硬掩膜层103上以及沟槽101的侧壁和底部形成衬里层104 (其构成材料通常为氮氧化硅)；接着，如图1C所示，沉积隔离材料105于半导体衬底100上，以完全填充沟槽101，并执行化学机械研磨直至露出衬里层104 ;最后，如图1D所示，通过蚀刻去除硬掩膜层103和衬垫氧化物层102。随着器件特征尺寸的不断缩减，沟槽101的开口尺寸越来越小，在沟槽101的侧壁上形成厚度均一且具有良好垂直轮廓的衬里层104的工艺复杂度越来越高，进而导致形成的衬里层104对反向窄沟道效应的抑制作用越来越弱。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上依次沉积形成衬垫层和硬掩膜层；在所述衬垫层和所述半导体衬底中形成第一沟槽，在所述硬掩膜层中形成第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度；沉积隔离材料层于所述半导体衬底上，以完全填充所述第一沟槽和所述第二沟槽，并执行化学机械研磨直至露出所述硬掩膜层；去除所述硬掩膜层和所述衬垫层；在所述隔离材料层两侧的将要形成NMOS区的半导体衬底的上部形成氮化层；对所述半导体衬底实施预清洗处理，以露出所述隔离材料层的上部所遮蔽的半导体衬底的部分，并通过热氧化形成栅极氧化层。
[0006]进一步，形成所述第一沟槽和所述第二沟槽的步骤包括:在所述硬掩膜层上形成具有所述第一沟槽的图形的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述硬掩膜层，在所述硬掩膜层中形成所述第一沟槽的图形；采用灰化工艺去除所述光刻胶层；以所述硬掩膜层为掩膜，依次蚀刻所述衬垫层和所述半导体衬底，在所述衬垫层和所述半导体衬底中形成所述第一沟槽；实施回蚀刻，在所述硬掩膜层中形成所述第二沟槽。
[0007]进一步，实施所述隔离材料层的沉积之前，还包括在所述第一沟槽和所述第二沟槽的侧壁和底部形成由薄层氧化物构成的衬里层的步骤。
[0008]进一步，采用干法蚀刻或湿法蚀刻去除所述硬掩膜层和所述衬垫层。
[0009]进一步，采用氮离子注入或者氮化工艺形成所述氮化层。
[0010]进一步，所述氮化层的厚度为0.5nm-500nm。
[0011]进一步，所述氮离子注入的能量为0.5keV_500keV，剂量为1.0X e12cm 3_1.0 X e16cm 3。
[0012]进一步，所述氮化工艺的实施气体为NH3或NO，温度为600°C -1200°C，压力为0.lmTorr-780Torr，持续时间为5秒-5小时。
[0013]进一步，在所述氮化层的表面形成的所述栅极氧化层的厚度低于位于所述氮化层和所述隔离材料层之间的半导体衬底的部分形成的所述栅极氧化层的厚度。
[0014]本发明还提供一种如上述任一方法制造的半导体器件。
[0015]根据本发明，可以有效抑制反向窄沟道效应，提升NMOS的性能。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0017]附图中:
[0018]图1A-图1D为根据现有技术形成浅沟槽隔离结构而依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图2A-图2F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0020]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成浅沟槽隔离结构时减弱反向窄沟道效应对器件性能的影响的方法以及采用该方法制造的半导体器件。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0023]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0024][示例性实施例]
[0025]参照图2A-图2F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0026]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
[0027]接下来，在半导体衬底200上依次沉积形成衬垫层202和硬掩膜层203。所述沉积为低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、物理气相沉积(PVD)、原子层沉积(ALD)和分子束外延(MBE)中的一种。在本实施例中，衬垫层202的构成材料为氧化物，例如二氧化硅，硬掩膜层203的构成材料为氮化硅。衬垫层202作为缓冲层可以释放硬掩膜层203和半导体衬底200之间的应力。实施所述沉积之后，对形成的硬掩膜层203实施退火处理，以提升后续实施的蚀刻对硬掩膜层203和衬垫层202的蚀刻选择比。
[0028]接着，如图2B所示，在衬垫层202和半导体衬底200中形成第一沟槽201，在硬掩膜层203中形成第二沟槽201’，第二沟槽201’的宽度大于第一沟槽201的宽度。
[0029]在本实施例中，形成第一沟槽201和第二沟槽201’的工艺步骤包括:通过旋涂、曝光、