一种栅极、半导体器件及其制作方法
【技术领域】
[0001]本申请涉及半导体集成电路制作技术领域，具体而言，涉及一种栅极、半导体器件及其制作方法。
【背景技术】
[0002]随着半导体集成电路中的集成度越来越高，半导体器件中的栅极越来越小，导致栅极和周围的器件之间的耦合比例下降，进而导致半导体器件的性能下降。比如，在非易失性存储器的制作过程中，栅极(包括浮栅和形成于浮栅之上的耦合栅)的尺寸很小，导致浮栅和耦合栅之间电容耦合的范围减小，进而降低非易失性存储器的读写速率。
[0003]图1至图3示出了在现有半导体器件的制作过程。在现有半导体器件的制作中，形成栅极和栅极之间的沟槽隔离结构的步骤包括:首先，在衬底1(V中形成浅沟槽2Γ和位于浅沟槽21'中的隔离预备层22'，，其中衬底10'上还形成有氧化物层30'，进而形成如图1所示的基体结构；然后，在相邻的隔离预备层22'，之间的衬底10'表面上形成栅极预备层50'，，进而形成如图2所示的基体结构；最后，平坦化栅极预备层50'，以形成栅极50'，并去除部分隔离预备层22'，，形成隔离层22'以及沟槽隔离结构20'，进而形成如图3所示的基体结构。
[0004]在上述半导体器件的制作过程中，所形成栅极的上表面面积小于或等于栅极的下表面面积，导致栅极和周围器件之间的耦合比例较小。目前，技术人员尝试通过增大栅极的尺寸以增加栅极和周围器件之间的耦合比例。然而栅极尺寸的增加会降低半导体器件的集成度，进而限制半导体集成电路的进一步发展。
【发明内容】
[0005]本申请旨在提供一种栅极、半导体器件及其制作方法，以增加相邻栅极之间或者栅极和周围的器件之间的耦合比例，进而提高半导体器件的性能。
[0006]为了实现上述目的，根据本申请的一个方面，提供了一种栅极，该栅极包括:第一栅极部，设置在衬底上；第二栅极部，设置在第一栅极部上，且第一栅极的上表面的面积小于第二栅极的下表面的面积。
[0007]进一步地，在上述栅极中，第二栅极部的上表面宽度大于等于其下表面的宽度。
[0008]进一步地，在上述栅极中，第一栅极部的上表面的宽度小于等于其下表面的宽度。
[0009]进一步地，在上述栅极中，第一栅极部和第二栅极部为六面体，优选为梯形体或立方体。
[0010]进一步地，在上述栅极中，第一栅极部的高度与第二栅极部的高度之比为0.25?4:1，优选为I。
[0011]本申请还提供了一种半导体器件，该半导体器件包括:衬底；沟槽隔离结构，形成于衬底中；第一功能栅极，形成于相邻沟槽隔离结构之间衬底表面上，为本申请上述的栅极。
[0012]进一步地，在本申请上述的半导体器件中，半导体器件还包括形成于第二栅极部和沟槽隔离结构外露表面上的第二功能栅极。
[0013]进一步地，在本申请上述的半导体器件中，半导体器件还包括形成在第一栅极部和衬底之间的介质层，介质层优选为氧化物层。
[0014]本申请还提供了一种半导体器件的制作方法，该制作方法包括:提供衬底；在衬底中形成浅沟槽和位于浅沟槽中的隔离预备层；刻蚀隔离预备层以形成隔离过渡层和位于相邻的隔离过渡层之间的位于衬底上方的第一凹槽和第二凹槽，第一凹槽和第二凹槽沿远离衬底的方向依次形成，且第一凹槽的顶部的面积小于第二凹槽的底部的面积；在第一凹槽和第二凹槽中填充栅极材料，以在第一凹槽中形成第一栅极部，并在第二凹槽中形成第二栅极部，第一栅极部和第二栅极部共同构成第一功能栅极；去除部分隔离过渡层，形成沟槽隔离结构。
[0015]进一步地，在上述半导体器件的制作方法中，在刻蚀隔离预备层之前，在隔离预备层之间衬底表面上形成可牺牲材料层，且可牺牲材料层的表面低于隔离预备层的表面；在刻蚀隔离预备层之后，去除可牺牲材料层。
[0016]进一步地，在上述半导体器件的制作方法中，形成可牺牲材料层的步骤包括:在形成浅沟槽前，在衬底上形成可牺牲材料预备层；刻蚀可牺牲材料预备层和衬底，形成浅沟槽；在浅沟槽中形成与可牺牲材料预备层的表面齐平的；去除部分可牺牲材料预备层形成上表面低于隔离预备层的可牺牲材料层。
[0017]进一步地，在上述半导体器件的制作方法中，去除可牺牲材料预备层和可牺牲材料层的工艺为湿法刻蚀。
[0018]进一步地，在上述半导体器件的制作方法中，在形成可牺牲材料预备层之前，在衬底上形成介质层，介质层优选为氧化物层。
[0019]进一步地，在上述半导体器件的制作方法中，刻蚀隔离预备层的工艺为湿法刻蚀和/或离子轰击。
[0020]进一步地，在上述半导体器件的制作方法中，制作方法进还包括:在第二栅极部和沟槽隔离结构外露表面上形成第二功能栅极。
[0021]应用本申请的技术方案一种栅极、半导体器件及其制作方法，在半导体基材上依次设置第一栅极部和第二栅极部，且第一栅极的上表面为所述第二栅极的部分下表面。这种栅极结构的外表面面积得以增大，进而增大了栅极和周围的器件之间的耦合比例，提高了半导体器件的性能。
【附图说明】
[0022]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0023]图1示出了在现有半导体器件的制作方法中，在衬底中形成浅沟槽和位于浅沟槽中的隔离物质层后基体的剖面结构示意图；
[0024]图2示出了图1所述相邻隔离物质层之间形成栅极后的基体的剖面结构示意图；
[0025]图3示出了去除图2所述部分隔离物质层，并将剩余隔离物质层和浅沟槽作为沟槽隔离结构后的基体的剖面结构示意图；
[0026]图4示出了根据本申请的实施方式所提供的栅极的剖面结构示意图；
[0027]图5示出了根据本申请的实施方式所提供的半导体器件的剖面结构示意图；
[0028]图6示出了在本申请的实施方式所提供的半导体器件的制作方法的流程示意图；
[0029]图7示出了在本申请的实施方式所提供的半导体器件的制作方法中，提供衬底后基体的剖面结构示意图；
[0030]图8示出了在图7所示的衬底中形成浅沟槽和位于浅沟槽中的隔离预备层，并在相邻隔离预备层之间的衬底表面上形成可牺牲材料预备层后的基体的剖面结构示意图；
[0031]图9示出了刻蚀去除部分图8所示的可牺牲预备层以形成可牺牲材料层后的基体的剖面结构示意图；
[0032]图10示出了刻蚀图9所示的隔离预备层，形成隔离过渡层后的基体的剖面结构示意图；
[0033]图11示出了去除图10所示的可牺牲材料层后的基体的剖面结构示意图；
[0034]图12示出了在图11所示的相连的隔离过渡层之间的衬底上形成包括第一栅极部和第二栅极部的第一功能栅极后的基体的剖面结构示意图；
[0035]图13示出了去除图12所示的部分隔离过渡层，形成沟槽隔离结构后的基体的剖面结构示意图；以及
[0036]图14示出了在图13所示的第二栅极部和沟槽隔离结构外露表面上形成第二功能栅极后的基体的剖面结构示意图。
【具体实施方式】
[0037]需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
[0038]需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0039]为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、