硅晶片外部的电感器/变压器的制造方法
【专利说明】硅晶片外部的电感器/变压器
[0001]相关串请的交叉引用
[0002]本申请要求2013年11月20日提交的美国临时申请N0.61/906，692的权益。这里通过参考并入上面引用的申请的全部公开内容。
技术领域
[0003]本公开涉及用于提供集成电路外部的电感器结构的系统和方法。
【背景技术】
[0004]这里提供的【背景技术】说明用于一般性地呈现本公开的背景的目的。当前所称的发明人的工作在本【背景技术】章节中描述该工作的程度上，以及在提交时可能不会被另外认定为现有技术的本描述的方面，既不明确地也不隐含地被承认为相对于本公开的现有技术。
[0005]印刷电路板(诸如微型印刷电路板)通常包括布置在印刷电路板上的一个或多个集成电路(例如硅芯片/晶片)。集成电路可以经由焊料凸块和/或其它互连结构连接到印刷电路板。示例性集成电路包括读出芯片(例如用于芯片到芯片互连)和/或其它射频(RF)芯片。
【发明内容】
[0006]一种集成电路封装，包括集成电路和内插层(interposer layer)。内插层布置在集成电路之上并且包括至少部分地形成在内插层内的电感器。电感器包括第一对导电柱，第一对导电柱包括分别形成在第一过孔和第二过孔内的第一导电柱和第二导电柱。第一过孔和第二过孔穿过内插层而形成。电感器进一步包括第一导电迹线和第一导电互连结构，第一导电迹线跨接第一导电柱在内插层的第一表面上的第一端和第二导电柱在内插层的第一表面上的第一端，第一导电互连结构连接在第一导电柱的第二端和第二导电柱的第二端与集成电路之间。
[0007]—种形成集成电路封装的方法，包括:在集成电路之上形成内插层；以及至少部分地在内插层内形成电感器。形成电感器包括:穿过内插层形成第一过孔和第二过孔；分别在第一过孔和第二过孔内形成包括第一导电柱和第二导电柱的第一对导电柱；跨接第一导电柱在内插层的第一表面上的第一端和第二导电柱在内插层的第一表面上的第一端，连接第一导电迹线；以及在第一导电柱的第二端和第二导电柱的第二端与集成电路之间，连接第一导电互连结构。
[0008]本公开的其它应用方面将从详细描述、权利要求和附图中变得显而易见。详细描述和特定示例旨在于仅用于说明的目的，而不旨在于限制本公开的范围。
【附图说明】
[0009]图1是根据本公开原理的包括内插层的示例性集成电路封装。
[0010]图2是根据本公开原理的更详细示出的包括内插层的示例性集成电路封装。
[0011]图3是根据本公开原理的示例性单匝电感器。
[0012]图4是根据本公开原理的示例性多匝电感器。
[0013]图5是根据本公开原理的包括多个电感器的示例性内插层。
[0014]图6是根据本公开原理的图5所示的示例性内插层的俯视图。
[0015]图7是根据本公开原理的包括直接形成在集成电路表面上的一个或多个电感器的示例性集成电路。
[0016]图8是根据本公开原理的包括一个或多个电感器的示例性FinFET晶片。
[0017]在附图中，可以重复使用参考标号以标识类似和/或相同的元件。
【具体实施方式】
[0018]在包括但不限于读出芯片和射频(RF)芯片的一些集成电路(例如硅芯片/晶片、片上系统等)中，可能难以在芯片的硅内形成具有期望Q(质量)因子的电感器。因此，在一些实施方式中，将电感器布置在集成电路外部并且可以经由键合线或其它互连结构将电感器连接到集成电路。然而，外部连接的电感器可能无法提供准确的性能。
[0019]根据本公开原理的集成电路封装可以包括一个或多个垂直叠置的集成电路(例如硅晶片/芯片、片上系统等)，而这些集成电路又可以布置在印刷电路板(PCB)或其它封装衬底上。该封装包括由玻璃、二氧化硅或另一合适材料形成的内插层，该内插层布置为例如邻近芯片、在两个芯片之间、和/或在芯片和PCB之间。垂直穿过内插层形成过孔对，并且利用导电塞(例如铜塞或铜柱)填充该过孔对。形成在内插层表面上的导电迹线将铜柱的相应第一端连接在一起，并且将铜柱的相应第二端连接到相邻结构(例如相邻的芯片、PCB或封装衬底)的表面。例如，可以使用焊料凸块或另一合适互连结构，将铜柱的第二端连接到相邻结构的表面。
[0020]因此，铜柱和导电迹线形成与相邻结构的表面垂直的单匝电感器。可以使用附加的成对的过孔和铜柱来形成附加的电感器匝，该附加的成对过孔和铜柱使用形成在内插层的另一表面上和/或相邻结构的表面上的导电迹线而连接到第一电感器匝。可以通过例如形成在内插层中的匝的数目、焊料凸块的高度和/或铜柱的高度(例如由内插层的厚度所限定)，来确定电感器的电感值。仅作为示例，内插层的厚度可以在100 μ??和250 μπι之间。
[0021]以此方式，可以在内插层中提供一个或多个电感器、变压器(诸如交织式RF输出变压器)等，而无需使用硅晶片或芯片内的空间。可以将电感器形成为具有期望的高的Q因子和电感值。此外，可以根据需要变化内插层中的铜柱的间距和直径。例如，可以使用相对大的间距(例如小于100 μ m，50 μ m或更小，其中柱直径小于50 μ m)来在单个内插层内形成多个高Q因子的多匝电感器，该单个内插层将与相对大的片上系统(SOC)集成。可以根据电感器之间的距离来控制在内插层中形成的电感器之间的电容。因此，通过根据需要增加电感器之间的距离，可以实现非常低的电容，并且因而实现改善的高频性能。此外，明显减少与电感器相关联的磁场贯穿硅晶片或芯片的部分。
[0022]在其它实施方式中，可以直接在芯片或晶片的表面上形成单匝电感器，而无需使用内插层。例如，可以直接在芯片的表面上形成焊料凸块和/或铜柱的对。形成在芯片表面上的导电迹线将铜柱连接在一起以形成电感器。
[0023]本公开的原理也可以采用FinFET晶片来实施。例如，可以将玻璃衬底形成在(例如键合到)FinFET晶片的表面上，该玻璃衬底的温度膨胀系数大致等于硅晶片的温度膨胀系数。可以将铜柱(例如以50μπι或更小的间距，这对应于在相邻铜柱之间大致20μπι)形成在上述玻璃衬底内，以提供连接到FinFET晶片的一个或多个电感器。因此，可以在不使用硅晶片的任何明显区域的情况下提供电感器。可以按照类似的方式构造具有极低耦合电容的高效功率组合器RF输出变压器。
[0024]图1示出根据本公开原理的示例性集成电路封装100。集成电路封装100例如包括集成电路104 (例如对应于硅芯片或晶片)、集成电路108和内插层112。集成电路104和108可以包括，仅举例来说，S0C。内插层112可以由玻璃、二氧化硅或任何其它合适材料形成。尽管未示出，但集成电路封装100可以布置在PCB或其它衬底上。
[0025]仅作为示例，使用诸如，仅作为示例，焊料凸块120的互连结构，将集成电路104连接到内插层112的第一表面116。类似地，使用焊料凸块128，将集成电路108连接到内插层112的第二表面124。内插层112包括，示意性示出的，形成在内插层112内的一个或多个电感器132。尽管示出为具有多匝，但电感器132可以包括一个或多个匝。每个电感器132可以包括相同匝数或不同匝数。
[0026]图2示出根据本公开原理的示例性集成电路封装200。例如，集成电路封装200对应于更详细示出的图1的集成电路封装100。集成电路封装200包括例如集成电路204、集成电路208和内插层212。
[0027]仅作为示例，使用诸如，仅作为示例，焊料凸块220的互连结构，将集成电路204连接到内插层212的第一表面216。类似地，使用焊料凸块228，将集成电路208连接到内插层212的第二表面224。内插层212包括，以横截面示出的，形成在内插层212内的一个或多个电感器232。尽管示出具有多匝，但电感器232可以包括一个或多个匝。
[0028]每个电感器232包括一个或多个匝236。例如，图3示出具有单个匝236的一个