电击穿测试结构的制作方法
【技术领域】
[0001 ] 本发明涉及半导体制造领域，尤其涉及一种电击穿测试结构。
【背景技术】
[0002]随着摩尔定律的推进，集成电路尺寸不断在减小，电路中栅极和第一层金属导线层间绝缘介质(Inter Layer Dielectrics,简称:ILD)的厚度也越来越薄，层间绝缘介质的电击穿变得更容易发生。常规的层间绝缘介质测试结构一般包含上下层金属导线和层间绝缘介质，仅适用于上下层金属导线的层间介质的性能评估，其结构如图1所示。
[0003]图1中，下层金属导线层为12，上层金属导线层为13，两层金属导线层分别连接下层金属衬垫11和上层金属衬垫11’ ；a和b分别表示上层、下层金属导线同层之间的距离，电应力通过金属衬垫施加到层间绝缘介质上进行测试；c和d分别表示上层、下层金属导线的宽度。设计时要求他们能够同时满足设计规范(Design Rule)。图2为图1中A处的局部放大剖面图，绝缘介质层为15。上述设计可用于金属导线层间绝缘介质的电击穿测试(charge to breakdown,简称:Vbd 或 Qbd)和经时击穿测试(Time Dependent DielectricBreakdown,简称:TDDB)等,但该结构不包含栅极，不能用于栅极和第一层金属导线层间介质的可靠性评估。
[0004]中国专利(CN 102820241A)公开了一种氧化物介质层经时绝缘击穿可靠性测试方法，根据该发明的氧化物介质层经时绝缘击穿可靠性测试方法包括:在多个测试期期间，对测试结构施加应力加速电压，并且测试氧化物介质的漏电流监测值；以及在多个注入期期间，不对测试结构施加应力加速电压，而是向待测试的氧化物介质层注入应力加速电流；其中，所述多个测试期与多个注入期相互交错。在所述多个测试期期间对测试结构施加的应力加速电压在各自的测试期内保持恒定，并且之前的测试期期间对测试结构施加的应力加速电压小于后续的测试期期间对测试结构施加的应力加速电压。该发明提供了一种更精确的氧化物介质层经时绝缘击穿可靠性测试方法。
[0005]中国专利(CN 103594453A)公开了一种集成电路中介质击穿可靠性分析的测试结构，该测试结构包括:下层金属线结构，包括间隔排布的第一金属线结构和第二金属线结构；上层金属线结构；通孔结构及电介质。该发明还揭示了该测试结构的测试方法，包括:提供一衬底，根据所述的测试结构在所述衬底上形成实际待测结构；测量所述实际待测结构中下层金属线结构的相邻金属线之间的介质击穿可靠性、所述实际待测结构中上层金属线结构和下层金属线结构之间的介质击穿可靠性、所述实际待测结构中通孔与相邻第二金属线结构之间的介质击穿可靠性。本发明的测试结构，能准确评估实际电路中电介质耐电压能力需要评估的地方，从而保证互连线可靠性分析的准确性。
[0006]上述两项专利主要公开了有效地金属层间氧化物介质层经时绝缘击穿可靠性测试方法，但并未涉及到在栅极与金属与第一导线层之间的电击穿测试结构。
【发明内容】
[0007]鉴于上述问题，本发明提供一种电击穿测试结构。
[0008]本发明解决技术问题所采用的技术方案为:
[0009]栅极层；
[0010]金属层，位于所述栅极层的上方；
[0011]层间介电质层，位于所述栅极层和所述金属层之间；
[0012]其中，所述金属层包括相互独立的第一金属区域和第二金属区域，所述第一金属区域通过若干位于所述层间介电质层中的接触孔与位于其下方的所述栅极层连接，且所述第一金属区域与所述第二金属区域分别与两个金属衬垫连接。
[0013]所述的测试结构，其中，所述栅极层为若干在平面内呈梳齿状分布的栅极，所述第二金属区域为若干在平面内呈梳齿状分布的金属线，且若干呈梳齿状分布的栅极与所述若干呈梳齿状分布的金属线在竖直方向上对应重合。
[0014]所述的测试结构，其中，所述栅极层为若干在平面内呈梳齿状分布的栅极，所述第二金属区域为若干在平面内呈蜿蜒曲折状分布的金属线，且若干呈梳齿状分布的栅极与所述若干呈蜿蜒曲折状分布的金属线在竖直方向上对应重合。
[0015]所述的测试结构，相邻两个栅极之间的距离、相邻两个金属线之间的距离和第一金属区域与所述第二金属区域的最小水平距离均满足其各自的设计规范。
[0016]所述的测试结构，所述栅极的最大长度为50微米。
[0017]所述的测试结构，所述第一金属区域与所述第二金属区域的最小水平距离为相邻两个金属线之间的距离的两倍。
[0018]所述的测试结构，其中，所述金属层为第一层金属层，且其上方还设置有若干层第一金属区域和第二金属区域，位于下方的第一金属区域与其上方相邻的第一金属区域通过若干通孔连接，位于下方的第二金属区域与其上方相邻的第二金属区域通过若干通孔连接。
[0019]所述的测试结构，其中，所述栅极层的材质为多晶硅或金属。
[0020]上述技术方案具有如下优点或有益效果:
[0021]通过本发明的新设计的测试结构，利用设置接触孔是第一金属区域与栅极相连，使测试栅极与第一金属区域之间的绝缘介质层垂直方向的电学性能成为可能，并且，通过上述的接触孔设计方案，使栅极能有效的与任意金属层相互连接，结构灵活。
【附图说明】
[0022]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0023]图1是现有技术中绝缘介质层测试结构设计的俯视结构示意图；
[0024]图2是图1中A处的局部放大剖面图；
[0025]图3是本发明方法实施例一中绝缘介质层测试结构设计的俯视结构示意图；
[0026]图4是图3中B处的局部放大剖面图；
[0027]图5是图3中C处的局部放大剖面图；
[0028]图6是本发明方法实施例二中绝缘介质层测试结构设计的俯视结构示意图。
【具体实施方式】
[0029]本发明提供一种电击穿测试结构，可应用于技术节点为90nm、65/55nm、45/40nm、32/28nm、大于等于130nm以及小于等于22nm的工艺中；可应用于以下技术平台中:Logic、Memory、RF、HV、Analog/Power、MEMS、CIS、Flash 以及 eFlash。
[0030]本发明的核心思想是通过设置互不连接的第二金属区域和第一金属区域，然后利用接触孔将第一金属区域和栅极层连接，在测试过程中，将上述结构视为一个平板电容，其中栅极层为电容的下极板，第二金属区域为电容的上极板。电压、电流通过金属衬垫分别施加到栅极和第二金属区域上，在二者之间的层间介电质层上形成电应力，实现对层间介电质层垂直方向的特性测试。
[0031 ] 下面结合附图对本发明方法进行详细说明。
[0032]实施例一:
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