一种高击穿电压氮化镓基高电子迁移率晶体管的制作方法
【技术领域】
[0001]本发明涉及半导体器件领域，尤其涉及一种高击穿电压氮化镓基高电子迀移率晶体管。
【背景技术】
[0002]氮化镓(GaN)基高电子迀移率晶体管(HEMT)不但具有禁带宽度大、临界击穿电场高、电子饱和速度高、导热性能好、抗辐射和良好化学稳定性等优异特性，同时氮化镓(GaN)材料还可以与铝镓氮(AlGaN)等材料形成具有高浓度和高迀移率的二维电子气(2DEG)异质结沟道。因此，氮化镓(GaN)基高电子迀移率晶体管特别适用于高压、大功率和高温应用领域，是电力电子应用最具潜力的晶体管之一。
[0003]但目前已制作GaN器件的击穿电压实际值与理论耐压极限相比仍然有较大的差距。其主要原因是GaN基高电子迀移率晶体管存在的栅极电场集中效应的问题难以从根本上得到有效解决。当GaN HEMT在高漏极电压下时，沟道电力线集中指向栅极边缘，在栅极边缘形成电场峰值，沟道电场的不均匀分布使器件在较低漏压下便发生雪崩击穿，无法充分发挥GaN材料的高耐压优势。
[0004]2011 年，Nakajima 等人(GaN-based super heterojunct1n field effecttransistors using the polarizat1n junct1n concept.1EEE Electron DeviceLetters, 2011，32(4):542-544)提出了一种超级异质结AlGaN/GaN HEMT器件来解决栅极电场集中效应。该HEMT器件结构如图1所示，从下至上依次为衬底、GaN缓冲层、GaN沟道层、AlGaN势皇层，以及AlGaN势皇层上形成的栅极、漏极和源极，器件在栅极与漏极之间的AlGaN势皇层上生长了一层GaN层和p型GaN层。由于GaN/AlGaN界面极化电荷的不平衡，在GaN/AlGaN界面会形成二维空穴气(2DHG)，2DHG主要来源于p型GaN层内的杂质电离。当器件承受耐压时，2DHG与沟道内2DEG相互耗尽，扩展沟道电场区域，平滑沟道电场分布，从而提升器件击穿电压。
[0005]对于GaN材料，通常米用镁(Mg)掺杂来实现p型GaN材料，已知GaN材料p型杂质中，Mg杂质具有最低的激活能(约为200meV)，但仍远高于室温下的热电势(26meV)。过高的杂质激活能导致室温下p型杂质的激活率非常低(仅为1 %左右)，并会随着温度的降低而急剧降低，即产生“冻析效应”。因此，采用p-GaN制备超结GaN HEMT器件，不但很难保证器件电荷平衡，同时会影响器件热稳定性，限制了 GaN器件的耐压能力与应用范围。
[0006]由于2DEG来源于AlGaN势皇层表面陷阱放电，2DEG和2DHG来源不同，同时由于P型GaN材料存在“冻析效应”，2DEG和2DHG之间很难做到电荷平衡，而超结中的电荷不平衡问题，会导致击穿电压随栅漏间距的增加而趋于饱和，无法充分发挥GaN材料的高耐压特性。此外，P型GaN材料中的“冻析效应”还会影响器件的热稳定性。GaN层和AlGaN势皇层之间由于应力而产生的界面陷阱会导致电流崩塌效应，降低器件的可靠性。
【发明内容】
[0007]本发明所要解决的技术问题是针对上述现有技术提供一种既能够避免出现电荷不平衡和热稳定性差的问题，又能提升自身击穿电压的高击穿电压氮化镓基高电子迀移率晶体管。
[0008]本发明解决上述技术问题所采用的技术方案为:一种高击穿电压氮化镓基高电子迀移率晶体管，从下至上依次主要由衬底、A1N成核层、GaN缓冲层、GaN沟道层、AlGaN势皇层以及在AlGaN势皇层上形成的源极、漏极和栅极组成，其特征在于，还包括位于AlGaN势皇层之上、栅极与漏极之间的A1组分渐变的AlxGai XN极化掺杂层。
[0009]进一步地，所述Al^Gai XN极化掺杂层的厚度位于50nm?500nm之间。
[0010]进一步地，所述AlxGai XN极化掺杂层的上表面A1组分为0，Α1Χ6&1 ΧΝ极化掺杂层的下表面Α1组分与AlGaN势皇层组分相同，从上至下线性增大。
[0011 ] 为了避免漏极和棚■极通过Al^Ga: XN极化惨杂层直接导通，所述Al^Ga: XN极化惨杂层与漏极相连，AlxGai XN极化掺杂层与栅极之间通过绝缘介质相互隔离；或者所述AlxGai XN极化掺杂层与栅极相连，AlxGai XN极化掺杂层与漏极之间通过绝缘介质相互隔离；或者所述AlxGai XN极化掺杂层分别与栅极、漏极通过绝缘介质相互隔离。
[0012]进一步地，所述绝缘介质为高k介质，高k介质的相对介电常数大于15，所述绝缘介质宽度处于50nm?3 μπι之间。
[0013]为了避免AlxGalxN极化掺杂层出现的电位浮空，更好的控制器件特性，所述Al^aj XN极化惨杂层上制备有金属电极。其中，所述金属电极与Al^Ga: XN极化惨杂层之间形成肖特基接触或欧姆接触。
[0014]进一步地，所述金属电极的偏置电压介于栅极偏置电压、漏极偏置电压之间。
[0015]与现有技术相比，本发明的优点在于:在AlxGa1-极化掺杂层内，A1组分从上至下逐渐增大，因此AlxGai XN极化掺杂层内由于自发极化和压电极化产生的极化电荷密度也是沿着垂直方向变化的。由于极化电荷不平衡，AlxGalxN极化掺杂层内会形成高浓度三维空穴气(3DHG)。由于AlxGai XN极化掺杂层下表面A1组分与AlGaN势皇层相同，界面处不会形成界面陷阱，器件沟道2DEG并非来自AlGaN势皇层表面陷阱。同时AlxGai XN极化掺杂层内的3DHG会屏蔽AlxGai XN极化掺杂层表面陷阱对沟道2DEG的影响，沟道2DEG也不是来源于Alfai χΝ极化掺杂层表面陷讲放电，而是来源于AlxGai XN极化掺杂层内的3DHG。根据电中性原理，AlxGai XN极化掺杂层内3DHG与沟道2DEG电荷数量相等，形成电荷自平衡的超结结构，可有效解决已有超结GaN HEMT中由于电荷不平衡而导致的击穿电压过低问题；同时AlxGai XN极化掺杂层内3DHG不存在“冻析效应”，器件具有更好的热稳定性。此外，由于AlxGa: XN极化掺杂层和AlGaN势皇层界面处A1组分相同，界面处没有晶格应力，不会形成界面陷阱；同时3DHG有效屏蔽了 AlxGai XN极化掺杂层表面陷阱充放电对沟道2DEG的影响，可以有效抑制电流崩塌效应，使器件具有更高的可靠性。
【附图说明】
[0016]图1是已有技术的超结GaN HEMT结构示意图；
[0017]图2是本发明实施例中的GaN HEMT结构示意图；
[0018]图3是图1所示GaN HEMT有无表面陷阱时的能带结构比较示意图；
[0019]图4是本发明实施例中GaN HEMT有无表面陷阱时的能带结构比较示意图；
[0020]图5是本发明实施例中改进措施一所对应的GaN HEMT结构示意图；
[0021]图6是本发明实施例中改进措施二所对应的GaN HEMT结构示意图；
[0022]图7是本发明实施例中改进措施三所对应的GaN HEMT结构示意图；
[0023]图8是图1所示超结GaN HEMT与本发明中GaN HEMT中击穿电压随着栅漏间距变化示意图。
[0024]其中，图中附图标记对应的零部件名称为:
[0025]101 一衬底，102 - A1N 成核层，103 一 GaN 缓冲层，104 一 GaN沟道层，105 一 AlGaN势皇层，106 一源极，107 一漏极，108 一栅极，109 一 Α1Χ6&1 ΧΝ极化掺杂层，110 一栅极与AlxGai XN极化掺杂层之间的绝缘介质，111 —漏极与AlxGai XN极化掺杂层之间的绝缘介质，112 —金属电极。
【具体实施方式】
[0026]以下结合附图实施例对本发明作进一步详细描述。
[0027]如图2所示，本实施例中的高击穿电压氮化镓基高电子迀移率晶体管，从下至上依次主要由衬底101、A1N成核层102、GaN缓冲层103、GaN沟道层104、AlG