半导体装置及其制造方法
【技术领域】
[0001]本发明是有关于一种半导体装置，且特别是关于一种具有占地面积较小的半导体装置及其制造方法。
【背景技术】
[0002]击穿电压为许多半导体装置的重要参数，其通常用以决定半导体装置的可容许的操作电压范围。目前，有许多方法可用以增加半导体装置的击穿电压，例如:减少两电性终端(例如源极及漏极、阳极及阴极或栅极及漏极等)之间的区域的掺杂浓度或增加两电性终端之间的距离。
[0003]在设计半导体装置时，通常会固定某些参数以达成某些效能目标，并可调整某些其他参数以增进装置的总体效能。例如，固定通道区(位于源极及漏极之间)的掺杂浓度，以使金属氧化物半导体场效应晶体管(M0SFET)具有特定的临界电压。击穿电压则可通过增加两终端之间的距离(例如于漏极区及通道区之间增加延伸漏极区)增加，且实质上不影响临界电压。
[0004]然而，若两终端之间的距离增加，也会增加装置的占地面积(device footprint),其可能会使晶片上每单位面积中可制造的装置数量降低，并因此增高制造成本。
【发明内容】
[0005]因此，本发明要解决的技术问题是提供一种半导体装置，其能降低两终端之间的距离以增进装置效能(例如，具有较高的击穿电压)，而实质上不会增加装置的占地面积。
[0006]依照本发明的一些实施例，半导体装置可包含一半导体层及一第一沟槽，该第一沟槽形成于此半导体层的一第一顶面中，此第一沟槽具有一第一底面及一第一侧壁。半导体装置也可包含一第一漏极区设于此第一沟槽的此第一底面，及一第一源极区设于此半导体层的此第一顶面。此第一源极区与此第一漏极区具有间隔。再者，此半导体装置可包含一第一绝缘体设于此沟槽中及位于此漏极区及此源极区之间，并与此沟槽的此底面及此第一侧壁相接触。此外，此半导体装置可包含一第二绝缘体设于此第一漏极区与此第一源极区之间，并位于此半导体层的此第一顶面上。
[0007]在各种实施例中，此半导体装置可包含一个或多个下列特征:此第一沟槽的第一侧壁为弧形；于此第一沟槽的第一侧壁及第一底面的夹角大于90度；及一第一导电元件设于此第二绝缘体上，或者一第一导电元件设于此第一绝缘体及此第二绝缘体上。
[0008]依照本发明的一些实施例，半导体装置还可包含一第二沟槽形成于此半导体层的一第二顶面中，此第二沟槽具有一第二底面及一第二侧壁；一第二漏极区设于此第二沟槽的第二底面；一第二源极区设于此半导体层的此第二沟槽的第二顶面。一第三绝缘体设于此第二沟槽中及位于此第二漏极区及第二源极区之间，且位于此第二沟槽的第二底面上。一第四绝缘体设于此第二沟槽中及位于此第二源极区及此第三绝缘体之间，且位于此第二沟槽的第二底面上。
[0009]在各种实施例中，此半导体装置还可包含一或多个下列特征:此第二沟槽的第二侧壁为弧形；此第二沟槽的第二侧壁及第二底面的夹角大于90度；一第二导电元件设于此第四绝缘体上，或者一第二导电元件设于此第三绝缘体及此第四绝缘体上；此第一绝缘体及此第三绝缘体由相同材料形成；及此第一绝缘体及此第三绝缘体具有不同厚度。
[0010]或者，在一些实施例中，半导体装置还可包含一第二沟槽形成于此半导体层的一第二顶面中，此第二沟槽具有一第二底面及一第二侧壁。此半导体装置也可包含一第二漏极区设于此第二沟槽的第二底面，及一第二源极区设于此第二沟槽的第二底面。此外，此半导体装置也可包含一第三绝缘体设于此第二沟槽中，位于此第二漏极区及此第二源极区之间，并与于此第二沟槽的第二底面及第二侧壁相接触。此外，此半导体装置可包含一第四绝缘体设于此第二沟槽中，位于此第二源极区及此第三绝缘体之间，且位于此第二沟槽的此第二底面上。
[0011]在各种实施例中，此半导体装置可包含一个或多个下列特征:此第二沟槽的第二侧壁为弧形；此第二沟槽的第二侧壁及第二底面的夹角大于90度；一第二导电元件设于此第四绝缘体上，或者一第二导电元件设于此第三绝缘体及此第四绝缘体上；此第一绝缘体及此第三绝缘体由相同材料形成；及此第一绝缘体及此第三绝缘体具有不同厚度。
[0012]依照本发明的一些实施例，半导体装置可包含一半导体层及一第一沟槽形成于此半导体层的一顶面中，此第一沟槽具有一第一底面及一第一侧壁。半导体装置也可包含一第一源极区设于此第一沟槽的此第一底面及一第一漏极区设于此半导体层的此第一顶面，此第一漏极区与此第一源极区具有间隔。此外，半导体装置可包含一第一绝缘体设于此第一沟槽中及位于此第一源极区及此第一漏极区之间，并与此第一沟槽的此第一底面及此第一侧壁相接触。此外，半导体装置可包含一第二绝缘体设于此第一源极区与此第一绝缘体之间，并位于此第一沟槽的第一底面上。
[0013]在各种实施例中，此半导体装置还可包含一或多个下列特征:此第一沟槽的第一侧壁为弧形；此第一沟槽的第一侧壁及第一底面的夹角大于90度；及一第一导电元件设于此第二绝缘体上，或者一第一导电元件设于此第一绝缘体及此第二绝缘体上。
[0014]在一些实施例中，半导体装置还可包含一第二沟槽形成于此半导体层的一第二顶面中，此第二沟槽具有一第二底面及一第二侧壁。此半导体装置也可包含一第二漏极区设于此第二沟槽的此第二底面及一第二源极区设于此第二沟槽的第二底面。此外，此半导体装置包含一第三绝缘体设于此第二沟槽中，位于此第二漏极区及此第二源极区之间，且位于此第二沟槽的第二底面上。此外，此半导体装置包含一第四绝缘体设于此第二沟槽中，位于此第二源极区及此第三绝缘体之间，且位于此第二沟槽的第二底面上。
[0015]在各种实施例中，此半导体装置可包含一个或多个下列特征:此第二沟槽的第二侧壁为弧形；此第二沟槽的第二侧壁及第二底面的夹角大于90度；一第二导电元件设于此第四绝缘体上，或者一第二导电元件设于此第三绝缘体及此第四绝缘体上；此第一绝缘体及此第三绝缘体由相同材料形成；及此第一绝缘体及此第三绝缘体具有不同厚度。
[0016]或者，在一些实施例中，此半导体装置还可包含一第二沟槽形成于此半导体层的一第二顶面中，此第二沟槽具有一第二底面及一第二侧壁。此半导体装置也可包含一第二漏极区设于此第二沟槽的此第二底面，及一第二源极区设于此第二沟槽的此第二底面。此夕卜，此半导体装置可包含一第三绝缘体设于此第二沟槽中，位于此第二漏极区及此第二源极区之间，并与于此第二沟槽的第二底面及第二侧壁相接触。此外，此半导体装置可包含一第四绝缘体设于此第二源极区及此第三绝缘体之间，且位于此第二沟槽的此第二底面上。
[0017]在各种实施例中，此半导体装置可包含一或多个下列特征:此第二沟槽的第二侧壁为弧形；此第二沟槽的第二侧壁及第二底面的夹角大于90度；一第二导电元件设于此第四绝缘体上，或者第二导电元件设于此第三绝缘体及此第四绝缘体上；此第一绝缘体及此第三绝缘体由相同材料形成；及此第一绝缘体及此第三绝缘体具有不同厚度。
[0018]依照本发明的一些实施例，半导体装置可包含一半导体层及一沟槽形成于此半导体层的一顶面中，此沟槽具有一底面及一侧壁。此半导体装置也可包含一漏极区设于此沟槽的底面，及一源极区设于此沟槽的底面。此外，此半导体装置可包含一第一绝缘体设于此沟槽中，位于此漏极区及此源极区之间，且位于此沟槽的底面上。此外，此半导体装置可包含一第二绝缘体设此沟槽中，位于此第一绝缘体与此源极区之间，且位于此沟槽此底面上。
[0019]在各种实施例中，此半导体装置可包含一个或多个下列特征:此沟槽的侧壁为弧形；此第一沟槽的侧壁及底面的夹角大于90度；及一导电元件设于此第二绝缘体上，或者一导电元件设于此第一绝缘体及此第二绝缘体上。
[0020]依照本发明的一些实施例，半导体装置可包含一半导体层；及一第一及一第二掺杂区设于此半导体层上。此半导体装置也可包含一绝缘体设于此第一掺杂区及此第二掺杂区之间，以定义此半导体装置在启用状态时，此半导体层中的电流导通路径位于此第一掺杂区及此第二掺杂区之间，此电流导通路径实质上沿此绝缘体的周长设置并具有一垂直分量及一水平分量。
[0021]在一些实施例中，半导体装置的制造方法可包含形成一第一绝缘体于一半导体层的一第一顶面上，此第一绝缘体延伸至此第一顶面下方并与此第一顶面中的一第一沟槽相接触，此第一沟槽具有一第一底面及一第一侧壁，此第一底面及此第一侧壁与此第一绝缘体相接触。此方法也包含形成一第一硬掩膜于此第一绝缘体上。此外，此方法可包含形成一第一开口穿透此第一硬掩膜及此第一绝缘体，此第一开口延伸至此第一沟槽的此第一底面。再者，此方法包含移除此第一硬掩膜及一部分的此第一绝缘体，以使此第一绝缘体的一剩余部分与此第一底面及此第一侧壁相接触。此外，此方法包含形成一第二绝缘体于此半导体层的第一顶面上，此第二绝缘体与此第一绝缘体相邻。再者，此方法包含形成一第一漏极区于此第一沟槽的第一底面；及形成一第一源极区于此半导体层的第一顶面，此第一源极区与此第二绝缘区相邻，且通过此第一及此第二绝缘体与此第一漏极区相隔。
[0022]在各种实施例中，此方法可包含一个或多个下列特征:形成一第一导电元件于此第二绝缘体上；形成一第一导电元件于此第一绝缘体及此第二绝缘体上；以一硅局部氧化工艺形成此第一绝缘体；以一浅沟槽隔离工艺形成此第一绝缘体；以及移除此第一硬掩膜及一部分的此第一绝缘体的步骤还包含以相对于一第二区域较快的速率移除一第一区域，其中此第一区域一邻近于此硬掩膜，且此第二区域与此硬掩膜具有间隔。
[0023]在一些实施例中，此半导体的制造方法还包含形成一第三绝缘体于此半导体层的一第二顶面上，此第三绝缘体延伸至此第二顶面下方并与此第二顶面中的一第二沟槽相接触，此第二沟槽具有一第二底面及一第二侧壁。此方法也可包含形成一第二硬掩膜于此第三绝缘体上；及形成一第二开口及一第三开口穿透此第二硬掩膜及此第三绝缘体，此第二开口及此第三开口延伸至此第二沟槽的第二底面及第二侧壁。再者，此方法可包含移除此第二硬掩膜及一部分的此第三绝缘体，以使此第三绝缘体的一剩余部分与此第二沟槽的此第二底面相接触。再者，此方法可包含形成一第四绝缘体于此第二沟槽的第二底面上，此第四绝缘体与此第三绝缘体相邻。此外，此方法包含形成一第二漏极区于此第二沟槽的第二底面。再者，此方法包含形成一第二源极区于此第二沟槽的第二底面，此第二源极区与此第四绝缘体相邻，且通过此第三及此第四绝缘体与此第二漏极区水平地相隔。
[0024]在各种实施例中，此方法可包含一个或多个下列特征:形成一第二导电元件于此第四绝缘体上；形成一第二导电元件于此第三及此第四绝缘体上；于一单一工艺步骤中形成此第一绝缘体此第三绝缘体；以一硅局部氧化工艺形成此第三绝缘体，或者以一浅沟槽隔离工艺形成此第三绝缘体；以及移除此第一硬掩膜及一部分的此第一绝缘体的步骤还包含:以相对于一第二区域较快的速率移除一第一区域，其中此第一区域一邻近于此硬掩膜，且此第二区域与此硬掩膜具有间隔。
[0025]或者，在一些实施例中，此方法可还包含形成一第三绝缘体于此半导体层的一第二顶面上，此第三绝缘体延伸至此第二顶面下方并与此第二顶面中的一第二沟槽相接触，此第二沟槽具有一第二底面及一第二侧壁。此方法也包含形成一第二硬掩膜于此第三绝缘体上；及形成一第二开口及一第三开口穿透此第二硬掩膜及此第三绝缘体，此第二开口及此第三开口延伸至此第二沟槽的此第二底面及此第二侧壁。再者，此方法可包含移除此第二硬掩膜及一部分的此第三绝缘体，以使此第三绝缘体的一剩余部分与此第二沟槽的第二底面相接触。再者，此方法可包含形成一第四绝缘体于此第二沟槽的第二底面上，此第四绝缘体与此第三绝缘体相邻。此外，此方法包含形成一第二漏极区于此第二沟槽的第二底面。再者，此方法包含形成一第二源极区于此第二沟槽的第二底面，此第二源极区与第四绝缘体相邻，且通过此第三及此第四绝缘体与此第二漏极区相隔。<