br>[0026]在各种实施例中，此方法可包含一个或多个下列特征:形成一第二导电元件于此第四绝缘体上，或者形成一第二导电元件于此第三及此第四绝缘体上；于一单一工艺步骤中形成此第一绝缘体此第三绝缘体；以一硅局部氧化工艺形成此第三绝缘体；以一浅沟槽隔离工艺形成此第三绝缘体。
[0027]依照本发明的一些实施例，半导体装置的制造方法可包含形成一第一绝缘体于一半导体层的一第一顶面上，此第一绝缘体延伸至此第一顶面下方并与此第一顶面中的一第一沟槽接触，此第一沟槽具有一第一底面及一第一侧壁，此第一底面及此第一侧壁与此第一绝缘体相接触。此方法也可包含形成一第一硬掩膜于此第一绝缘体上；及形成一第一开口穿透此第一硬掩膜及此第一绝缘体，此第一开口延伸至此第一沟槽的此第一底面。此方法还包含移除此第一硬掩膜及一部分的此第一绝缘体，以使此第一绝缘体的一剩余部分与此第一底面及此第一侧壁相接触。再者，此方法可包含形成一第二绝缘体于第一沟槽的此第一底面上，此第二绝缘体与此第一绝缘体相邻。此外，此方法可包含形成一第一漏极区于此半导体层的此第一顶面。此外，此方法可包含形成一第一源极区于此第一沟槽的此第一底面，此第一源极区与此第二绝缘体相邻。
[0028]在各种实施例中，此方法可包含一个或多个下列特征:形成一第一导电元件于此第二绝缘体上；形成一第一导电元件于此第一及此第二绝缘体上；以一硅局部氧化工艺形成此第一绝缘体，或者以一浅沟槽隔离工艺形成此第一绝缘体；以及移除此第一硬掩膜及一部分的此第一绝缘体的步骤还包含:以相对于一第二区域较快的速率移除一第一区域，其中此第一区域一邻近于此硬掩膜，且此第二区域与此硬掩膜具有间隔。
[0029]在一些实施例中，此方法还包含形成一第三绝缘体于此半导体层的一第二顶面上，此第三绝缘体延伸至此第二顶面下方并与此第二顶面中的一第二沟槽接触，此第二沟槽具有一第二底面及一第二侧壁。此方法也可包含形成一第二硬掩膜于此第三绝缘体上；及形成一第二开口及一第三开口穿透此第二硬掩膜及此第三绝缘体，此第二开口及此第三开口延伸至此第二沟槽的第二底面及第二侧壁。此外，此方法包含移除此第二硬掩膜及一部分的此第三绝缘体，以使此第三绝缘体的一剩余部分与此第二沟槽的此第二底面接触。再者，此方法可包含形成一第四绝缘体于此第二沟槽的此第二底面上，此第四绝缘体与此第三绝缘体相邻。此外，此方法可包含形成一第二漏极区于此第二沟槽的第二底面。此外，此方法可包含形成一第二源极区于此第二沟槽的此第二底面，此第二源极区与此第四绝缘体相邻，且通过此第三及此第四绝缘体与此第二漏极区相隔。
[0030]在一些实施例中，此方法可包含一个或多个下列特征:形成一第二导电元件于此第四绝缘体上，或者形成一第二导电元件于此第三及此第四绝缘体上；以一硅局部氧化工艺形成此第三绝缘体，或者以一浅沟槽隔离工艺形成此第三绝缘体。
[0031]依照本发明的一些实施例，半导体装置的制造方法包含:形成一第一绝缘体于一半导体层的一顶面上，此第一绝缘体延伸至此顶面下方并与此顶面中的一沟槽接触，此沟槽具有一底面及一侧壁。此方法也包含形成一硬掩膜于此第一绝缘体上；及形成一第一开口及一第二开口穿透此硬掩膜及此第一绝缘体，此第一开口及此第二开口延伸至此沟槽的此底面及此侧壁。再者，此方法可包含移除此硬掩膜及一部分的此第一绝缘体，以使此第一绝缘体的一剩余部分与此沟槽的此底面相接触。再者，此方法可包含形成一第二绝缘体于此沟槽的此底面上，此第二绝缘体与此第一绝缘体相邻。此外，此方法可包含形成一漏极区于此沟槽的底面。再者，此方法可包含形成一源极区于此沟槽的底面，此源极区与此第二绝缘体相邻，并通过此第一绝缘体及此第二绝缘体与此漏极区相隔。
[0032]在各种实施例中，此方法可包含一个或多个下列特征:形成一导电元件于此第二绝缘体上，或者形成一导电元件于此第一绝缘体及此第二绝缘体上；以一娃局部氧化工艺形成此第一绝缘体，或者以一浅沟槽隔离工艺形成此第一绝缘体；以及移除此第一硬掩膜及一部分的此第一绝缘体的步骤还包含:以相对于一第二区域较快的速率移除一第一区域，其中此第一区域一邻近于此硬掩膜，且此第二区域与此硬掩膜具有间隔。
[0033]依照本发明的一些实施例，半导体装置的制造方法包含:形成一绝缘体于一半导体层的一顶面上，此绝缘体延伸至此顶面下方并与此顶面中的一沟槽接触，此沟槽具有一底面及一侧壁，此底面及此侧壁与此绝缘体接触。此方法还包含形成一硬掩膜于此绝缘体上；及形成一开口穿透此硬掩膜及此绝缘体，此开口延伸至此沟槽的此底面及此侧壁。此夕卜，此方法包含移除此硬掩膜及一部分的此绝缘体，以使此绝缘体的一剩余部分与此沟槽的此底面及此侧壁接触，其中此第一绝缘体的一剩余部分的一厚度由调整此开口的宽度或此开口的位置控制。
[0034]本发明提供了一种半导体装置及其制造方法，能够在不增加装置占用空间的前提下，降低两终端之间的距离以增进装置效能(例如，具有较高的击穿电压)。
[0035]为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下:
【附图说明】
[0036]图1A及IB显示为对应于本发明的一些实施例的半导体装置的实施例。
[0037]图2A及2B显示为对应于本发明的一些实施例的半导体装置的实施例。
[0038]图3A及3B显示为对应于本发明的一些实施例的半导体装置的实施例。
[0039]图4A至4H显示图1A的半导体装置的制造方法的实施例。
[0040]图5A至5H显示图1B的半导体装置的制造方法的实施例。
[0041]图6A至6F显示图2A的半导体装置的制造方法的实施例。
[0042]图7A至7F显示图2B的半导体装置的制造方法的实施例。
[0043]图8A至8D显示图3A的半导体装置的制造方法的实施例。
[0044]图9A至9D显示图3B的半导体装置的制造方法的实施例。
[0045]图10A至10C显示对应于本发明的一些实施例的半导体装置的制造方法的实施例。
[0046]符号说明:
[0047]102半导体层；
[0048]104半导体层的顶面；
[0049]106 沟槽；
[0050]108沟槽的底面；
[0051]110沟槽的侧壁；
[0052]120 漏极区；
[0053]122 源极区；
[0054]130第一绝缘体；
[0055]132第二绝缘体；
[0056]140导电元件；
[0057]150电流导通路径；
[0058]202半导体层；
[0059]204半导体层的顶面；
[0060]206 沟槽；
[0061]208沟槽的底面；
[0062]210沟槽的侧壁；
[0063]220 漏极区；
[0064]222 源极区；
[0065]230第一绝缘体；
[0066]232第二绝缘体；
[0067]240导电元件；
[0068]302半导体层；
[0069]304半导体层的顶面；
[0070]306 沟槽；
[0071]308沟槽的底面；
[0072]310沟槽的侧壁；
[0073]320漏极区；
[0074]322源极区；
[0075]330第一绝缘体；
[0076]332第二绝缘体；
[0077]340导电元件；
[0078]350电流导通路径；
[0079]402半导体层；
[0080]404半导体层的顶面；
[0081]406沟槽；
[0082]408沟槽的底面；
[0083]410沟槽的侧壁；
[0084]420漏极区；
[0085]422源极区；
[0086]430第一绝缘体；
[0087]432第二绝缘体；
[0088]440导电元件；
[0089]460硬掩膜；
[0090]470开口；
[0091]502半导体层；
[0092]504半导体层的顶面；
[0093]506沟槽；
[0094]508沟槽的底面；
[0095]510沟槽的侧壁；
[0096]520漏极区；
[0097]522源极区；
[0098]530第一绝缘体；
[0099]532第二绝缘体；
[0100]540导电元件；
[0101]560硬掩膜；
[0102]570开口；
[0103]602半导体层；
[0104]604半导体层的顶面；
[0105]606沟槽；
[0106]608沟槽的底面；
[0107]610沟槽的侧壁；
[0108]620 漏极区；
[0109]622 源极区；
[0110]630第一绝缘体；
[0111]632第二绝缘体；
[0112]640导电元件；
[0113]660 硬掩膜；
[0114]670a 第一开口 ；
[0115]670b 第二开口 ；
[0116]702半导体层；
[0117]704半导体层的顶面；
[0118]706 沟槽；
[0119]708沟槽的底面；
[0120]710沟槽的侧壁；
[0121]720 漏极区；
[0122]722 源极区；
[0123]730第一绝缘体；
[0124]732第二绝缘体；
[0125]740导电元件；
[0126]760 硬掩膜；
[0127]770a 第一开口 ；
[0128]770b 第二开口 ；
[0129]802半导体层；
[0130]804半导体层的顶面；
[0131]806 沟槽；
[0132]808沟槽的底面；
[0133]810沟槽的侧壁；
[0134]820 漏极区；
[0135]822 源极区；
[0136]830第一绝缘体；
[0137]832第二绝缘体；
[0138]840导电元件；
[0139]902半导体层；
[0140]904半导体层的顶面；
[0141]906 沟槽；
[0142]908沟槽的底面；
[0143]910沟槽的侧壁；
[0144]920 漏极区；
[0145]922 源极区；
[0146]930第一绝缘体；
[0147]932第二绝缘体；
[0148]940导电元件；
[0149]1006 沟槽；
[0150]1010沟槽的侧壁；
[0151]1030第一绝缘体；
[0152]1070 开口。
【具体实施方式】
[0153]以下将伴随附图，详细说明本发明的实施例。
[0154]图1A显示为半导体装置10A的一实施例。装置10A包含一半导体层102。沟槽106形成于半导体层102的顶面104中。沟槽106具有底面108及侧壁110。漏极区120设于沟槽106的底面108。源极区122设于半导体层102的顶面104，并和漏极区120具有间隔。第一绝缘体130设置于沟槽106中及位于漏极区120与源极区122之间。第一绝缘体130与沟槽10