碳化硅半导体器件的制作方法
【技术领域】
[0001]本公开涉及一种碳化硅半导体器件。
【背景技术】
[0002]采用碳化硅的示例性半导体器件是M0SFET (金属氧化物半导体场效应晶体管)。M0SFET是一种通过根据栅极电压的阈值控制是否在沟道区中形成反型层，来使电流能在源电极和漏电极之间传导和中断的半导体器件。例如，在日本专利特开N0.2012-33731中，和 Brett A.Hull、Charlotte Jonas、Se1-Hyung Ryu、Mrinal Das、MichaelO’ Loughlin、Fatima Husna、Robert Callanan、Jim Richmond、Anant Agarwal、John Palmour和CharlesScozzie，“Performance of 60A, 1200V 4H_SiC DMOSFETs”，材料科学论坛，瑞士，TransTech出版公司出版，2009年3月，第615-617卷第749-752页的资料中，公开了采用碳化硅的示例性M0SFET(SiC M0SFET)。在日本专利特开N0.2012-33731中，公开了具有改善的短路能力的 SiC-MOSFET。同时，Bre1:t A.HulUCharlotte Jonas、Se1-Hyung Ryu、Mrinal Das、Michael 0’ Loughlin、Fatima Husna、Robert Callanan、Jim Richmond、Anant Agarwal、John Palmour和Charles ScozziePerformance of 60A, 1200V 4H_SiC DMOSFETs，，，材料科学论坛，瑞士，Trans Tech出版公司出版，2009年3月，第615-617卷第749-752页的资料中，公开了 SiC-MOSFET的电流-电压特性、导通电阻等。
【发明内容】
[0003]根据本公开的碳化硅半导体器件包括碳化硅层、栅极绝缘膜、栅电极、第一电极和第二电极。碳化娃层包括第一主表面和与第一主表面相反的第二主表面。碳化娃层包括第一杂质区、第二杂质区和第三杂质区。第一杂质区具有第一导电类型。第二杂质区与第一杂质区相接触，并具有不同于第一导电类型的第二导电类型。第三杂质区构成第一主表面的一部分、形成为使第二杂质区介于第三杂质区和第一杂质区之间，且具有第一导电类型。栅极绝缘膜形成在第二杂质区上。栅电极形成在栅极绝缘膜上。第一电极与第一主表面中的第三杂质区相接触，并电连接到第三杂质区。第二电极形成在第二主表面上，并电连接到碳化硅层。碳化硅半导体器件被配置成使得通过控制施加到栅电极的电压来控制第一电极和第二电极之间的载流子的迀移。碳化硅半导体器件被配置成使得在碳化硅层的厚度方向和第二杂质区中载流子的迀移方向上的横截面中、在第三杂质区和第一电极的接触宽度用η(μπι)表示的情况下，并且在导通状态下碳化硅半导体器件的导通电阻用cm2)表示的情况下，关系表达式η < -0.02RonA+0.7成立。
【附图说明】
[0004]图1是示出根据第一实施例的碳化硅半导体器件的结构的示意横截面图。
[0005]图2是示出根据第一实施例的碳化硅半导体器件的结构的示意平面图。
[0006]图3是示意性示出根据第一实施例的制造碳化硅半导体器件的方法的流程图。
[0007]图4是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S10)和(S20)的不意图。
[0008]图5是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S30)和(S40)的不意图。
[0009]图6是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S50)的示意图。
[0010]图7是用来示例根据第一实施例的制造碳化硅半导体器件的方法中的步骤(S60)和(S70)的不意图。
[0011]图8是示出根据第二实施例的碳化硅半导体器件的结构的示意横截面图。
[0012]图9是示出根据第二实施例的碳化硅半导体器件的结构的示意平面图。
[0013]图10是示意性示出根据第二实施例的制造碳化硅半导体器件的方法的流程图。
[0014]图11是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S100)至(S120)的示意图。
[0015]图12是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S120)的示意图。
[0016]图13是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
[0017]图14是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
[0018]图15是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S130)的示意图。
[0019]图16是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S140)的示意图。
[0020]图17是用来示例根据第二实施例的制造碳化硅半导体器件的方法中的步骤(S150)至(S170)的示意图。
[0021]图18是示出导通电阻与源电极和源极区的接触宽度之间关系的图。
[0022]图19是用来示例SiC-MOSFET的1-V特性的图。
[0023]图20是示出SiC-MOSFET的1-V特性的图。
[0024]图21是示出导通时间与接触区的面积和体区的面积的比率之间关系的图。
[0025]图22是示意性示出包括在碳化硅半导体器件中的碳化硅层的表面的精细结构的局部横截面图。
[0026]图23示出了多型体4H的六边形晶体中的(000_1)面的晶体结构。
[0027]图24示出了沿图23的线XXIV-XXIV的(11-20)面的晶体结构。
[0028]图25示出了在(11-20)面内的具有图22的组合面的表面附近的晶体结构。
[0029]图26示出了在从(01-10)面观察时的图22的组合面。
[0030]图27是示出在执行热蚀刻和不执行热蚀刻的情况中的每一种中，沟道迀移率与当宏观观察时在沟道表面和(000-1)面之间的角度之间的示例性关系的图。
[0031]图28是示出沟道迀移率与在沟道方向和〈0-11-2〉方向之间的角度的示例性关系的图。
[0032]图29示出了图22的变形。
[0033]图30示出了转换评估电路。
【具体实施方式】
[0034][实施例的描述]
[0035]本公开的目的是，提供一种在负载短路时能抑制元件击穿的碳化硅半导体器件。
[0036]在采用硅的M0SFET中，当在某一栅极电压下增加施加在源电极和漏电极之间的漏极电压时，在具有低漏极电压的低电压区域中漏极电流会增加，在具有高漏极电压的高电压区域中漏极电流会饱和。因此，即使在负载短路时将高电压施加到M0SFET，也能抑制大量电流流动。
[0037]然而，当以类似的方式在采用碳化硅的M0SFET中，在某一栅极电压下增加漏极电压时，在高电压区中漏极电流是不容易达到饱和的。因此，在负载短路时在M0SFET中会有大量电流流动，使元件的温度升高，这会不利地导致元件损坏。为了防止元件损坏，需要一种使在具有高漏极电压的区域中的漏极电流更安全地饱和的技术。
[0038](1)根据本公开的碳化硅半导体器件(M0SFET 1、2)包括碳化硅层10、栅极绝缘膜15、栅电极27、第一电极(源电极16)和第二电极(漏电极20)。碳化硅层10包括第一主表面10a和与第一主表面10a相反的第二主表面10b。碳化硅层10包括第一杂质区(漂移区12)、第二杂质区(体区13)和第三杂质区(源极区14)。漂移区12具有第一导电类型(η型)。体区13与漂移区12相接触，并且具有不同于η型的第二电导类型(ρ型)。源极区14构成第一主表面10a的一部分、形成为使体区13介于源极区14和漂移区12之间，并且具有η型。栅极绝缘膜15形成在体区13上。栅电极27形成在栅极绝缘膜15上。源电极16与第一主表面10a中的源极区14相接触并电连接到源极区14。漏极电极20形成在第二主表面10b上并电连接到碳化硅层10。M0SFET 1、2被配置成，使得通过控制施加到栅电极27的电压来控制源电极16和漏电极20之间的载流子的迀移。M0SFET 1、2被配置成，使得在碳化硅层10的厚度方向和体区13中的载流子的迀移方向上的横截面中、在源极区14和源电极16的接触宽度用η(μπι)表示的情况下，并且在导通状态下的M0SFET 1、2的导通电阻用R—Ο?Ω cm2)表示的情况下，关系表达式η < -0.02RonA+0.7成立。
[0039]关于常规M0SFEF，器件被设计为使源极区和源电极的接触宽度变宽，以减小源极区与源电极之间的电阻。相反，在上述的M0SFET 1、2中，源极区14和源电极16的接触宽度η被限定为小于-0.02RonA+0.7。因此，源极区14和源电极16的接触部分的电阻整体上变高了。而且，当电流值小时，接触部分的电阻具有小的影响，当电流值大时，接触部分的电阻具有大的影响。结果，在具有低漏极电压的区域中能够保持漏极电流，在具有高漏极电压的区域中能够减小漏极电流。通过这样减小高电压区中的漏极电流，即使负载短路时将高电压施加到M0SFETU2，也能抑制大量电流在M0SFET 1、2中流动。因此，根据M0SFET 1、2，能够在负载短路时抑制元件损坏。
[0040](2)优选地，M0SFET 1、2被配置成使得关系表达式η彡-0.02RonA