一种高质量MIS结构的GaN基场效应晶体管及其制备方法
【技术领域】
[0001]本发明涉及半导体器件制备技术领域，公开了一种高质量GaN MISFET结构及其制备方法，具体涉及GaN MISFET器件栅极介质层及其与GaN界面的改进方法。
【背景技术】
[0002]GaN半导体材料具有禁带宽度大、击穿电场高、饱和电子漂移速度大和热导率高等优越的性能。GaN基功率开关器件通常利用AlGaN/GaN异质结构界面处高浓度、高迀移率的二维电子气工作，使器件具有导通电阻小、开关速度快的优点，成为下一代功率开关器件的理想替代品。
[0003]高性能常关型开关器件的实现是GaN电力电子器件面临的一个重要挑战，是目前学术界与产业界公认的一个科技难点。高性能常关型器件不仅要求具备正的阈值电压和高的阈值电压值，以简化器件外围电路、保证系统失效安全，而且要有稳定的阈值电压，确保器件稳定可靠的工作。采用凹槽型MIS栅结构实现器件常关，其中MIS栅主要是为了降低栅极漏电流，增大栅压范围。Si基器件中可采用热氧化方法制备高质量Si/Si02 M0S界面结构，然而对于GaN基器件，MIS栅的引入增加了一些额外的问题，如:界面电荷、界面态、介质层缺陷等等。目前制备方法得到GaN MIS界面质量不佳，导致MIS界面系统中存在较高的固定电荷及介质层/GaN界面电荷和界面态密度。在介质层与GaN接触界面存在的Ga的本体氧化物是引发高界面态的重要因素，劣化器件特性。栅极在不同的偏压下，这些界面态和缺陷电荷会进行充放电，而造成阈值电压的漂移，大大地劣化了器件工作的稳定性。因此寻找合适的方法制备高质量的介质层，减少或去除介质层/GaN界面处Ga203的生成，从而降低界面态密度，提高器件的性能，尤其是对MIS结构栅极漏电的降低以及阈值电压稳定性问题的改善是非常重要的。
【发明内容】
[0004]本发明为克服上述现有技术所述的至少一种缺陷，本发明目的主要在于提高现有技术方案中栅极介质层与GaN形成的界面系统的质量，提升介质层的绝缘特性，降低MIS界面态密度，提高栅极区域沟道电子的迀移率，提供一种能够实现高阈值电压稳定性、低导通电阻、高输出电流密度、高开关比的常关型GaN MISFET器件及其制作方法。
[0005]本发明可以采用分子束外延(MBE)设备来三次外延制备高质量A1N层，并进一步氧化得到高质量的绝缘介质层且同时使得MIS界面态密度得到有效降低。基本思路为:在等离子体辅助MBE设备中，在位处理去除GaN表面本征氧化物，随后进行表面氮化处理，再外延生长高质量A1N薄层。由于A1N易被热氧化，可通过氧化生成高质量的A1203(或A10N)，控制氧化条件以保留一层超薄A1N层形成Al203/AlN/GaN栅极堆叠结构。这一氧化A1N的方法既制备了高质量低缺陷电荷的A1203，同时又避免了高界面态的Al203/Ga203/GaN界面。
[0006]为解决上述技术问题，本发明采用的技术方案是:一种高质量GaN MISFET结构及其制备方法，其结构由下往上依次包括衬底、应力缓冲层、GaN外延层、二次外延层及二次外延形成的凹槽、三次外延层、三次外延层的表面氧化生成一层绝缘氧化物介质层、两端形成源极和漏极、凹槽沟道处的绝缘层上覆盖有栅极。
[0007]该凹槽呈U型或梯型结构。
[0008]所述衬底为Si衬底、蓝宝石衬底、碳化娃衬底、GaN自支撑衬底中的任一种。
[0009]所述应力缓冲层为A1N、AlGaN、GaN的任一种或组合；应力缓冲层厚度为100nm~10 μ??ο
[0010]所述GaN外延层为非故意掺杂的GaN外延层或掺杂高阻GaN外延层，所述掺杂高阻层的掺杂元素为碳或铁；GaN外延层厚度为100 nm~20 μπι。
[0011]所述的二次外延层AlGaN/GaN异质结构，AlGaN层厚度为5-50 nm，且招组分浓度可变化，GaN层厚度为0-500 nm。
[0012]所述的AlGaN势皇层材料还可以为AlInN、InGaN、AlInGaN、A1N中的一种或任意几种的组合；所述的二次外延层中的AlGaN势皇层与GaN层之间还可以插入一 A1N薄层，厚度为 1-10 nm。
[0013]所述的三次外延层为高质量的A1N层，厚度为1-100 nm ;所述绝缘氧化物介质层为A1203或A10N化合物，厚度为1-100 nm ;一般三次外延A1N层的表面氧化形成一层绝缘氧化物介质层后，A1N层的剩余厚度控制在0-5 nm，形成A1N/氧化物介质层堆叠结构。
[0014]所述的源极和漏极材料包括但不限于Ti/Al/Ni/Au合金、Ti/Al/Ti/Au合金、Ti/Al/Mo/Au合金或Ti/Al/Ti/TiN合金，其他能够实现欧姆接触的各种金属或合金均可作为源极和漏极材料；栅极材料包括但不限于Ni/Au合金、Pt/Al合金、Pd/Au合金或TiN/Ti/Al/Ti/TiN合金，其他能够实现高阈值电压的各种金属或合金均可作为栅极材料。
[0015]—种所述的高质量MIS结构的GaN基场效应晶体管的制作方法，包括以下步骤:
51、在Si衬底上生长应力缓冲层；
52、在应力缓冲层上生长GaN外延层；
53、在GaN外延层上沉积一层Si02，作为掩膜层；
54、通过光刻的方法，保留形成栅极区域之上的掩膜层；
55、选择区域生长二次外延层，形成凹槽型栅极区域；
56、去除栅极区域之上的掩膜层；
57、生长三次外延层A1N薄层；
58、氧化形成A1N/氧化物介质层堆叠结构；
59、干法刻蚀完成器件隔离，同时刻蚀出源极和漏极欧姆接触区域；
510、在源极和漏极区域蒸镀上源极和漏极欧姆接触金属；
511、在凹槽处介质层上栅极区域蒸镀栅极金属。
[0016]所述的步骤S1中的应力缓冲层和步骤S2中的GaN外延层及步骤S5中的二次外延层的生长方法为金属有机化学气相沉积法、分子束外延法等高质量成膜方法；
所述步骤S3中掩膜层的生长方法为等离子体增强化学气相沉积法、原子层沉积法、物理气相沉积法或磁控溅射法；
所述的步骤S7中三次外延层A1N薄层的生长方法为金属有机化学气相沉积法、分子束外延法或原子层沉积方法等高质量成膜方法；
所述步骤S8的氧化方法为高温热氧化法、氧等离子体氧化法、臭氧氧化法或溶液氧化法等氧化方式。
[0017]与现有技术相比，有益效果是:本发明提出了一种高质量GaN MISFET结构及其制备方法，提高了器件的性能，尤其是对MIS结构栅极漏电的降低以及阈值电压稳定性的提高是十分显著的。本发明器件结构简单，工艺重复性和可靠性高，能制备高质量的绝缘介质层，且同时减少或去除介质层/GaN界面处本体氧化物的生成，使得MIS界面态密度得到有效降低，提高栅极区域沟道电子的迀移率，提供一种能够实现高阈值电压稳定性、低导通电阻、高输出电流密度、高开关比的常关型GaN MISFET器件及其制作方法。
【附图说明】
[0018]图1-11为本发明实施例1的器件制作方法工艺示意图。
[0019]图12为本发明实施例2的器件结构示意图。
[0020]图13为本发明实施例3的器件结构示意图。
【具体实施方式】
[0021]附图仅用于示例性说明，不能理解为对本专利的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。附图中描述位置关系仅用于示例性说明，不能理解为对本专利的限制。
[0022]实施例1
如图11所示为本实施例的器件结构示意图，其结构由下往上依次包括衬底1，应力缓冲层2，GaN外延层3，二次外延层4，二次外延形成凹槽，三次外延层5，三次外延层5的表面氧化生成一层绝缘氧化物介质层6，两端形成源极7和漏极8，凹槽沟道处的绝缘层6上覆盖有栅极9。
[0023]上述高质量MIS结构的GaN基场效应晶体管的制作方法如图1_图10所示，包括以下步骤:
51、利用金属有机化学气相沉积方法，在Si衬底(1)上生长一层应力缓冲层(2)，如图1所示；
52、利用金属有机化学气相沉积方