数可以是多个，进一步通过形变破裂逐级释放剪切应力。
[0076]图11中，垂直于该条切割道22的第二沟槽26b设置于临近密封环，平行于该条切割道22的第一沟槽26a相较于沟槽26b远离密封环，且沟槽26b和沟槽26a相连；如图11所示，两组第二沟槽26b分别设置于临近两个相邻半导体芯片的密封环，两条第一沟槽26a分别与该两组第二沟槽26b连接；由此得到的结构中，可先由切割位置与沟槽26a之间残留的钝化层25首先在剪切应力下发生破裂，释放剪切应力，通过由沟槽26a和26b包围的钝化层25剩余部分抑制切割道22发生破裂，当切割道22在剪切应力下发生破裂时，剪切应力可在沟槽26a和26b包围的钝化层25剩余部分与半导体芯片表面的钝化层25的连接处集中释放，进一步释放剪切应力，减小剪切应力的力矩。
[0077]实施例五:
[0078]通过图12说明本发明中的实施例五。图12表示根据本实施例的待切割半导体器件的截面结构，与实施例三共同的部分赋予相同的附图标记。
[0079]在本实施例五中，如图12所示，位于每条所述切割道22表面上的钝化层中的沟槽26”水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90°，或大于90°小于180°，其他之处与实施例三结构相同，可获得与实施例一和实施例三作用叠加的效果。
[0080]需要说明的是，以上列举的实施例为本申请典型实施例，本领域技术人员在获知了上述五种实施方式后，可根据上述五种实施例的各自特征技术手段进行任意组合，在此不再列举。
[0081]本发明还提供了一种待切割的半导体芯片结构的制备方法，如图13所示，包括:
[0082]提供半导体基底，所述半导体基底上形成有多个半导体芯片；每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；
[0083]在相邻所述半导体芯片之间形成切割道；
[0084]在集成电路区表面、密封环的表面和切割道表面上形成钝化层；
[0085]通过刻蚀，在位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。
[0086]其中，刻蚀形成沟槽时，可在两相邻所述半导体芯片之间的切割道表面形成对应的图案化光刻胶，通过湿法或干法刻蚀形成对应前述各实施例的沟槽，在此不再赘述。
[0087]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
【主权项】
1.一种待切割的半导体芯片结构，其特征在于，包括: 半导体基底、形成在半导体基底上的多个半导体芯片和钝化层； 其中，相邻所述半导体芯片之间形成有切割道，每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层；钝化层形成于集成电路区表面、密封环的表面和切割道表面，且位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。2.根据权利要求1所述的半导体芯片结构，其特征在于，所述切割道包括在水平延伸方向上相互垂直的两组切割道，且每组切割道中的切割道相互平行。3.根据权利要求2所述的半导体芯片结构，其特征在于，所述沟槽的个数为多个，且每个所述沟槽的水平延伸方向与两组切割道之一的水平延伸方向平行。4.根据权利要求3所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向平行。5.根据权利要求3所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向垂直。6.根据权利要求3所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的一部分沟槽水平延伸方向与该条切割道水平延伸方向平行，另一部分沟槽水平延伸方向与该条切割道水平延伸方向垂直。7.根据权利要求6所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第一沟槽临近所述密封环，第二沟槽与第一沟槽相连。8.根据权利要求6所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第二沟槽临近所述密封环，且第二沟槽与第一沟槽相连。9.根据权利要求2所述的半导体芯片结构，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90。，或大于90°小于180°。10.根据权利要求1-9所述的半导体芯片结构，其特征在于，每条所述沟槽底部暴露所述切割道表面。11.一种待切割的半导体芯片结构的制备方法，其特征在于，包括: 提供半导体基底，所述半导体基底上形成有多个半导体芯片；每个所述半导体芯片包括集成电路区、围绕集成电路区设置的密封环；所述集成电路区包括多层金属互连线以及位于两相邻金属互连线之间的层间介质层； 在相邻所述半导体芯片之间形成切割道； 在集成电路区表面、密封环的表面和切割道表面上形成钝化层； 通过刻蚀，在位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽。12.根据权利要求11所述的制备方法，其特征在于，所述切割道包括在水平延伸方向上相互垂直的两组切割道，且每组切割道中的切割道相互平行。13.根据权利要求12所述的制备方法，其特征在于，所述沟槽的个数为多个，且每个所述沟槽的水平延伸方向与两组切割道之一的水平延伸方向平行。14.根据权利要求13所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向平行。15.根据权利要求13所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向均与该条切割道水平延伸方向垂直。16.根据权利要求13所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的一部分沟槽水平延伸方向与该条切割道水平延伸方向平行，另一部分沟槽水平延伸方向与该条切割道水平延伸方向垂直。17.根据权利要求16所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第一沟槽临近所述密封环，第二沟槽与第一沟槽相连。18.根据权利要求16所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽包括水平延伸方向与该条切割道水平延伸方向平行的第一沟槽，以及水平延伸方向与该切割道水平延伸方向垂直的第二沟槽；其中，第二沟槽临近所述密封环，且第二沟槽与第一沟槽相连。19.根据权利要求12所述的制备方法，其特征在于，位于每条所述切割道表面上的钝化层中的沟槽水平延伸方向与该条切割道水平延伸方向相交，且夹角大于0°小于90°，或大于90°小于180°。20.根据权利要求11-19任一项所述的制备方法，其特征在于，每条所述沟槽底部暴露所述切割道表面。
【专利摘要】本发明提供了一种待切割的半导体芯片结构及其制造方法，其中，位于两相邻所述半导体芯片之间的切割道表面的钝化层中形成有至少一个沟槽；当受到剪切应力时，具有沟槽的钝化层会优先在应力作用下发生形变甚至翘曲，由此，使剪切应力得到释放，从而降低了传递至半导体芯片处的剪切应力的力矩，避免了半导体芯片被剪切应力所破坏。
【IPC分类】H01L23/16, H01L21/56, H01L21/60, H01L23/522
【公开号】CN105374762
【申请号】CN201410430618
【发明人】王晓东
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2016年3月2日
【申请日】2014年8月28日