半导体器件制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造领域，更具体地，涉及一种纳米级栅极制造技术。
【背景技术】
[0002]超大规模集成电路的特征尺寸在先进技术的推动下持续缩小，当前，主流的CMOS制造工艺已经达到了 22nm，并且采用的是三维立体栅结构。即所谓的多栅器件，包括两栅、三栅等，最负盛名的便是FINFET。线宽的逐渐减小，对于光刻和刻蚀工艺提出了巨大挑战。在EUV—直滞后而未能按期推向市场的情况下,32nm工艺节点之后，普遍采用193nm浸入式光刻技术结合双曝光双刻蚀技术以实现更小的栅电极或关键尺寸的线条。
[0003]由于栅极线宽的缩小，使得光刻的分辨率必须得到提高以满足对22nm节点的需要。导致光刻胶的厚度必须下降以实现超精细的图形尺寸，反过来使得对刻蚀的阻挡性降低，易于在刻蚀过程中损伤，从而使得下面的硬掩模受到部分刻蚀。同时，由于FINFET的三维结构，及CMOS制造工艺中引入了高K金属栅后栅工艺及为了提升器件的应力而采用外延工艺。因此，在选择硬掩模时不仅要考虑到当前刻蚀的需求，还要考虑到后面侧墙刻蚀及清洗、多晶硅假栅去除工艺及外延锗硅后的清洗工艺。由于，在这些工艺过程中，掩模会受到进一步的损失。必须在栅电极的结构设计方面及刻蚀工艺方面统筹考虑到这些需求，以满足CMOS技术对更小栅极线宽的需求。
【发明内容】
[0004]有鉴于此，本发明的目的在于提供一种创新性的纳米级栅极线条的刻蚀方法，采用多层掩模提高了线条的垂直度和刻蚀选择性，提高了线条精度、有效降低了器件尺寸。
[0005]实现本发明的上述目的，是通过提供一种半导体器件制造方法，包括:在包含半导体结构的衬底上依次形成线条叠层、硬掩模叠层，所述硬掩模叠层包括至少一个第一硬掩模层和至少一个第二硬掩模层，所述第一硬掩模层包含硅基绝缘材料，所述第二硬掩模层包含非硅基绝缘材料；在硬掩模叠层上形成光刻胶图形；以光刻胶图形为掩模，各向异性干法刻蚀硬掩模叠层形成硬掩模图形；以硬掩模图形为掩模，各向异性干法刻蚀线条叠层形成精细线条。
[0006]其中，半导体结构包括MOSFET的源漏区、源漏区上的金属硅化物、下层互连线、接触焊垫、无源器件的电极、保护其他器件结构的刻蚀停止层、或者多个鳍片结构。
[0007]其中，硅基绝缘材料选自以下之一或其组合:氧化硅、氮化硅、S1N、S1C。
[0008]其中，非娃基绝缘材料选自以下之一或其组合:非晶碳、类金刚石无定形碳、无定形碳氮、多晶硼氮、非晶氟化氢化碳、非晶氟化碳、氟化四面体碳。
[0009]其中，第二硬掩模层包括多个非硅基绝缘材料层与多个硅基绝缘材料层的堆叠，并且第二硬掩模层的顶部为非硅基绝缘材料层。
[0010]其中，硬掩模叠层形成之后、光刻胶图形形成之前还进一步包括，在硬掩模叠层上形成底部抗反射层。
[0011]其中，采用193nm浸入式光亥IJ、电子束光刻、EUV光亥IJ、或纳米压印的任意一种及其组合形成光刻胶图形。
[0012]其中，刻蚀硅基绝缘材料的刻蚀气体为碳氟基气体，刻蚀非硅基绝缘材料的刻蚀气体为卤基气体和氧化性气体的组合或单纯的氧化性气体。
[0013]其中，碳氟基气体包括cf4、chf3、ch2f2、ch3f、c3f6、c4f6、c4f8的任意一种及其组合，卤基气体包括ci2、HBr的任意一种或其组合，氧化性气体包括02、C0及其组合。
[0014]如权利要求1的方法，其中，线条叠层包括栅极绝缘层和栅极导电层
[0015]依照本发明的半导体器件制造方法，采用多层掩模提高了线条的垂直度和刻蚀选择性，提高了线条精度、有效降低了器件尺寸。
【附图说明】
[0016]以下参照附图来详细说明本发明的技术方案，其中:
[0017]图1至图4为依照本发明的半导体器件制造方法各步骤的剖面示意图；以及
[0018]图5为依照本发明的半导体器件制造方法的流程图。
【具体实施方式】
[0019]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
[0020]参照图5以及图1，在衬底1上依次形成线条叠层2和硬掩模叠层3/4、以及BARC层5。
[0021 ] 提供衬底1，其可以是体S1、SO1、体Ge、GeO1、SiGe、GeSb，也可以是III_V族或者Il-vi族化合物半导体衬底，例如GaAs、GaN、InP、InSb等等。为了与现有的CMOS工艺兼容以应用于大规模数字集成电路制造，衬底优选地为体Si或者SOI。采用现有的半导体器件制造工艺(例如CMOS兼容工艺)，在衬底中和/或衬底上形成多个下层结构(未示出)。其中，下层结构在MOSFET中可以是源漏区、源漏区上的金属硅化物、或者是栅极，下层结构在集成电路中也可以是下层互连线(例如多层互连中的下层互连线，或者是接触焊垫)，在存储器阵列中也可以是存储器单元中的MOSFET源端或者漏端、或者单元中的电容等无源器件的电极，或者下层结构是用于保护其他器件结构的刻蚀停止层(例如后栅工艺中的接触刻蚀停止层CESL，或者多层互连之间的刻蚀停止层)。在本发明另一优选实施例中，衬底1为S0I衬底上的鳍片结构以用于例如FinFET的三维多栅器件，具有沿第一方向(图1中纸面水平左右方向)延伸的多个鳍片结构，未来的线条2 — 一栅极堆叠结构2与该第一方向垂直而沿第二方向延伸。
[0022]在衬底1上形成线条叠层2。依照线条2用途其材质也相应不同，在本发明一个优选实施例中，线条叠层2将用于形成栅极结构，因此优选地包括栅极绝缘层(未示出)和栅极导电层(未示出)。栅极绝缘层材质为二氧化硅、氮化硅、氮氧化硅或其他高K材料，其中高k材料包括但不限于氮化物(例如31队々1队11吣、金属氧化物(主要为副族和镧系金属元素氧化物，例如 MgO、A1203、Ta205、Ti02、ZnO、Zr02、Hf02、Ce02、Y203、La203)、氮氧化物(如HfS1N);钙钛矿相氧化物(例如PbZrxTilx03(PZT)、BaxSrlxTi03(BST))。栅极导电层可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物,栅极导电层中还可掺杂有C、F、N、0、B、P、As等元素以调节功函数。栅极导电层与栅极绝缘层之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中 M 为 Ta、T1、Hf、Zr、Mo、ff 或其它元素。更优选地，栅极导电层与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，例如多个栅极导电子层之间夹杂沉积有多个阻挡层，由此可以针对不同器件灵活调整所需阈值电压)；或者构成栅极导电层与阻挡层的材料同时沉积在栅极绝缘层上，因此栅极导电层包括上述阻挡层的材料。在本发明的其他优选实施例中，线条叠层2也可以为用于互连的金属布线等等。
[0023]在线条叠层2上形成至少包括一个第一硬掩模层3和一个第二硬掩模层4的硬掩模叠层。例如通过LPCVD、PECVD、热生长或炉管沉积、HDPCVD、M0CVD、MBE、ALD、蒸发、溅射等常规工艺，在线条叠层2上形成多个硬掩模叠层。第一硬掩模层3的材质为常用的硅基绝缘材质，例如可以包括氧化硅、氮化硅、S1N、S1C及其组合，可以是单层结构，也可以是上述材料的组合叠层(例如0N0结构)。第二硬掩模层4的材质选择使得具有与第一硬掩模层3相比较大的刻蚀选择性，例如刻蚀