频率和/或相位的控制信号。
[0029]由于LNA152和PA 144可以包含与IC的外部的节点对接的输入/输出(I/O)端子，因此这种电路块可能被暴露于来自外部环境的可能较大的电势，使他们更易受损坏。例如在制造或者测试期间等，例如，与人力搬运工或者工业装备的接触可能导致巨大数量的静电电荷在电子器件中累积，例如由于摩擦、感应等。当这种带电的电子器件开始与电气放电路径接触时，可能生成经过电子器件的电流的浪涌，可能导致设备的灾难性的失效。当带电体被带到电子器件的附近时也可能出现电流浪涌现象，在这种情况下带电体可以通过电子器件放电，因此损坏电子器件的部件。
[0030]诸如上文描述的器件失效可能在半导体制造和测试的所有阶段中发生，并且甚至在当电子器件被最终用户操作时的领域中发生。因此，对ESD的充分的保护策略在目前水平的RF和模拟IC产品的研发中是有用的。
[0031]图2图示了包含输入/输入(I/O)焊盘和电路装置的集成电路(IC)200的现有技术的实施方式。注意，图2仅仅是为了说明的目的而示出并且并不旨在将本公开的范围限制到本文公开的技术的任何特定应用。例如，IC可以一般地包括附加的焊盘、电路装置、引线等，这些不一定在IC 200中被示出。
[0032]在图2中，IC 200包括I/O焊盘201、202和203。焊盘201将外部提供的电源电压(例如VDD，未在图2中示出)耦合到IC 200的电源轨299。焊盘202将外部电压V2耦合到IC 200的输入，例如IC 200的放大器输入端子。焊盘203将外部电压Vl耦合到IC 200的接地端子。IC200进一步包括放大器210、电源钳位220和其他电路装置240，在下文中将进一步描述它们的功能。
[0033]在图2中，使用共源共栅(cascode)拓扑实施放大器210。具体地，放大器210包含在节点212a处耦合的输入晶体管Ml和共源共栅晶体管M2，M1的栅极耦合到焊盘202。放大器210进一步包括耦合到M2的漏极的负载电感L2以及耦合到输入晶体管Ml的源极的源极电感LI。注意，未示出的其他电路元件可以进一步地出现在放大器210中。例如，串联电感和/或电阻(未示出)可以被进一步耦合到输入晶体管Ml的栅极等等。
[0034]另外注意，放大器210的前面的描述并不旨在将本公开的范围限制到共源共栅放大器实施方式。例如，具有耦合到任意负载的输入晶体管Ml的共源放大器设计(例如，不一定包括共源共栅晶体管M2)可以容易地利用本公开的技术。此外，在某些实施方式中，负载电感L2可以作为变压器配置的一部分与另一电感器(未示出)相互耦合以馈送差分混频器(未示出)的输入。在备选的实施方式中，放大器210可以利用本领域已知的电感负反馈拓扑(L-degenerated topology)，在这种情况下源极电感LI可以被去除和/或可以增加一个或多个分流电阻以进行匹配。在另外的备选实施方式中，源极电感LI可以被变压器等代替。将理解，本文描述的技术也可以容易地被适应性调整以适应这种其他放大器拓扑。
[0035]为了确保IC200符合与ESD相关的规格，在测试阶段期间，预定的测试电压可以横跨I/O焊盘在外部被施加，以确定IC 200对某些ESD事件的反应。特别地，可以根据本领域已知的用于确定ESD兼容性的各种模型生成并且应用这些测试电压，例如，充电器件模型(⑶M)、人体模型(HBM)、机器模型(MM)等。例如，CDM可以仿真如下场景，其中电子器件被充电到高DC电压(例如，由于摩擦起电机制或者感应机制)，并且之后靠近可能接触电子器件的管脚之一的接地导体。这种场景可以导致存储在电子器件内(以及在它的所有管脚上)的电荷通过那个管脚经过低阻抗路径放电到地。注意，将理解，本公开的技术还可以为除了CDM事件以外的其他类型的ESD事件(未显式地提及)提供保护。
[0036]为了保护IC200的关键电路装置(例如，放大器210、其他电路装置240等)免受ESD事件影响，可以提供某些保护元件以将ESD电流从关键电路装置分流走。例如，如果横跨器件Ml和器件M2形成了巨大的瞬态正电压(例如，在ESD测试事件期间，诸如负CDM事件)，那么感应的电流的大部分因此可以经过在图2中标记为路径I的电流路径被分流。例如，焊盘203可以被充电到负电压(例如，对于负CDM测试事件)或者被充电到正电压(例如，对于正CDM测试)，并且焊盘202可以被耦合到接地。所产生的瞬态电流可以生成横跨器件Ml和器件M2的大的瞬态电压。特别地，电流Il可以流经路径I，从V2通过焊盘202、通过二极管Dl、电源轨299、将电源轨299耦合到接地298的(可能是双向的)电源钳位220、接地轨298并且经由焊盘203返回到VI。由于路径I被设计成具有低阻抗，所以与ESD事件关联的电流中的大部分将经过路径I被分流，因此在某种程度上保护了IC 200的关键电路装置。
[0037]然而，实际上，由于例如导电路径、电源轨和/或接地轨、电源钳位和/或其他串联保护电路装置等的残留串联阻抗，大的寄生电感和/或寄生电阻可能横跨路径I存在。将理解，这种大的串联电感可能导致横跨Ml和M2的端子形成巨大的电压，例如，由欧姆电压降引起。该大的电压将可能非期望地损坏IC 200的关键电路装置，即便当提供二极管Dl和电源钳位220时，尤其是考虑到低的破坏电压(rupture voltage)成为目前水平的晶体管工艺的特征。(例如，使用65-nm工艺制造的通常的晶体管可以支持7V的破坏电压，而使用28_nm工艺制造的晶体管可能能够支持仅仅5V的破坏电压)。在示例性实施例中，破坏电压可能与器件的栅极-源极结或者漏极-源极结在不损坏的情况下可以承受电压相对应。
[0038]将进一步地理解，在某些收发器实施方式中，收发器输入(例如，到接收部分的放大器210的输入)可以暴露于源自收发器的发射部分的强信号。例如，在某些示例性实施例中，器件可能同时支持对GSM网络的发射(TX)和对CMDA网络的接收(RX)。在该示例性实施例中，从GSM发射器到CDMA接收器的TX功率泄露也可能非期望地导致对CDMA接收器的损坏。
[0039]因此，期望提供用于有效地处理可能损坏IC中的关键电路装置的ESD事件以及其他高功率事件的新颖和鲁棒的技术。
[0040]图3图示了根据本公开的IC的示例性实施例300，其中提供了二极管DPl(在本文中也被表示成“保护二极管”)以处理前面提到的问题。注意，图3仅仅是为了说明的目的而示出并且并不旨在将本公开的范围限制到示出的任何特定示例性实施例。
[0041 ]在图3中，二极管DPl将Ml的栅极耦合到它的漏极。在示出的示例性实施例中，DPl进一步地被配置使得当Ml的栅极和漏极之间存在正电压时，它被正向偏置。当在焊盘202和焊盘203之间形成大的正向电压V2-V1>>0时，原本经过图2中的路径I被分流的电流11的一部分替代地经过DPl被分流到Ml的漏极或者节点212a。从节点212a，被分流的电流可以经过多个路径被进一步地重定向到接地轨298，例如经过Ml的漏极-源极通道、经过Ml的衬底等。以这种方式，由于经过路径I的电流对应地减小，所以也预计V2和Vl之间的欧姆电压降下降，因此降低了器件Ml和器件M2上的电压应力。
[0042]注意，尽管在图3中示出了一个保护二极管DPl，然而示例性实施例可以包含在Ml的栅极和它的漏极之间串联的任意备选数量的二极管。将理解，多个串联耦合的二极管可以有利地增加ESD保护机制的相关开启电压，因此防止了在器件的正常操作期间保护二极管的意外的正向偏置(或者降低了其可能性)。
[0043]本领域技术人员将理解，用于实施二极管DPl和/或在下文中提到的任何其他二极管的功能性的各种技术在本领域中是已知的。例如，可以使用任意的结二极管、栅控(gated) 二极管、可控硅整流器和肖特基二极管等。这种备选的示例性实施例被认为在本公开的范围内。
[0044]将理解，提供经过Ml的漏极到它的源极的分流导电路径的进一步的优点是，由于附加的电流流经Ml的源极，因此预计Ml的源极电压会增加，因此降低了 Ml的栅极到源极的电压。该效应能有利地降低置于Ml的栅极-源极结上的应力。
[0045]图4图示了根据本公开的包含附加的电阻器RPl的IC400的备选的示例性实施例。注意，图4仅仅是为了说明的目的而示出并且并不旨在将本公开的范围限制到示出