一种半导体器件及其制造方法、电子装置的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法、电子
目.ο
【背景技术】
[0002]随着半导体集成电路的集成度不断提高，CMOS器件的特征尺寸越来越小。随着栅极尺寸缩短至几十纳米，高k/金属栅极工艺逐渐取代多晶硅/S12工艺而成为业界主流。与此同时，随着器件特征尺寸的缩小，平面体硅CMOS器件遇到了严重的挑战，不断增加的亚阈值电流和栅介质泄漏电流成为阻碍CMOS工艺进一步发展的主要因素。为了克服这些问题，各种新的结构器件应运而生，而鳍形场效应晶体管(FinFET)被认为是最有可能替代平面体硅CMOS器件的结构之一。在采用常规的FinFET器件的制造方法所制造出来的栅极结构中，鳍形有源区密集的部分之上的多晶硅栅极的顶部的高度大于鳍形有源区稀疏的部分之上的多晶硅栅极顶部的高度。因此，制备出来的多晶硅栅极的表面高低不平，从而不能作为后高k/金属栅工艺的伪栅极来制备高k/金属栅晶体管器件的金属栅。
【发明内容】
[0003]针对现有技术的不足，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底，所述半导体衬底上形成有多个鳍形有源区和位于所述鳍形有源区之间的隔离区；在所述隔离区和所述鳍形有源区上沉积伪栅极层；在所述伪栅极层上沉积掩膜层；平坦化所述掩膜层；透过所述掩膜层向所述伪栅极层进行离子注入并且退火；移除所述掩膜层；以及平坦化所述伪栅极层。
[0004]可选地，所述掩膜层为SiN层或氧化物层。
[0005]可选地，在平坦化所述掩膜层的步骤中，使得所述掩膜层与所述伪栅极层的顶部最闻处齐平。
[0006]可选地，所述隔离区包括浅沟槽隔离结构。
[0007]可选地，所述伪栅极层为多晶硅层。
[0008]可选地，采用干法刻蚀或湿法刻蚀工艺移除所述掩膜层。
[0009]根据本发明的另一方面，提供了一种根据上述方法制造的半导体器件。
[0010]根据本发明的又一方面，提供了一种电子装置，包括根据上述方法制造的所述半导体器件。
[0011]根据本发明提供的半导体器件的制造方法，结合了离子注入来对伪栅极层进行平坦化。离子注入条件可以影响化学机械抛光(CMP)工艺对伪栅极层的移除速度。由于掩膜层的存在，伪栅极层的凸出部分注入的离子浓度高，CMP移除速度快。反之，伪栅极层的凹陷部分注入的离子浓度低，CMP移除速度慢。因此，本方法可以改善伪栅极顶部的粗糙度，有利于半导体器件中的金属栅极的制作，从而有利于改进半导体器件的性能。
[0012]为了使本发明的目的、特征和优点更明显易懂，特举较佳实施例，并结合附图，做详细说明如下。
【附图说明】
[0013]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中:
[0014]图1a-1g示出根据本发明一个实施例的半导体器件的制造方法的关键步骤中所获得的半导体器件的剖面示意图；以及
[0015]图2示出根据本发明实施例的半导体器件的制造方法的流程图。
【具体实施方式】
[0016]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0017]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0018]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0019]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0020]实施例一
[0021]下面，参照图1a-1g以及图2来描述本发明提出的半导体器件的制造方法的详细步骤。图1a-1g示出根据本发明一个实施例的半导体器件的制造方法的关键步骤中所获得的半导体器件的剖面示意图。
[0022]首先，参考图la，提供半导体衬底101，在所述半导体衬底101上形成有多个鳍形有源区103和位于所述鳍形有源区103之间的隔离区102。
[0023]所述半导体衬底101的构成材料可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明一个实施例中，所述半导体衬底101为硅衬底。
[0024]示例性地，形成所述鳍形有源区103的步骤可以包括:在所述半导体衬底101上依次形成氧化物层(未示出)和氮化硅层(未示出)，形成所述氧化物层和所述氮化硅层可以采用本领域技术人员所熟习的各种适合的工艺，例如化学气相沉积(CVD)工艺。所述氧化物层和所述氮化硅层形成用于蚀刻所述半导体衬底101以在其上形成鳍形有源区103的掩膜。在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程。蚀刻所述半导体衬底101以在其上形成所述鳍形有源区103。多个鳍形有源区103之间的间隙宽度可以相同或不同。
[0025]之后，在所述鳍形有源区103之间形成所述隔离区102。所述隔离区102可以是浅沟槽隔离(STI)结构。示例性地，形成所述隔离区102的步骤可以包括:在所述鳍形有源区103之间的间隙中填充介电材料，例如使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式电介质(SOD)或者这些技术的某些组合填充所述介电材料，所述介电材料包括但不限于氧化硅；使用诸如CMP之类的技术来平坦化所述介电材料；去除所述氮化硅层，例如采用湿法蚀刻工艺去除所述氮化硅层，所述湿法蚀刻的腐蚀液为磷酸；去除所述氧化物层以及介电材料的一部分，以暴露所述鳍形有源区103。可以使用RIE、湿法化学刻蚀、蒸发刻蚀或者这些技术的某些组合来去除所述氧化物层以及介电材料的一部分。在所定义的鳍形有源区103中的介电材料部分被移除，只在鳍形有源区103之间的间隙中保留一定深度的介电材料。所保留的介电材料的深度可以根据实际的工艺需要确定。
[0026]在所述半导体衬底101之上的鳍形有源区103的密度可能并非均匀的，如图1a所示，半导体衬底I区之上的鳍形有源区103比较密集，而半导体衬底II区之上的鳍形有源区103比较稀疏。
[0027]接下来，参考图lb，在所述隔离区102和所述鳍形有源区103上沉积伪栅极层104。所述伪栅极层104的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物包括氮化钛(TiN);导电性金属氧化物包括氧化铱(Ir02);金属硅化物包括硅化钛(TiSi) ο在一个实施例中，所述伪栅极层104为多晶娃层。选用多晶娃作为伪栅极层104的构成材料时，可选用低压化学气相淀积(LPCVD)工艺形成所述伪栅极层104，其工艺条件包括:反应气体为硅烷(SiH4)，其流量为100?200sccm，优选150sccm ;反应腔内的温度为700?750°C ;反应腔内的压力为250?350mTorr，优选300mTorr ;所述反应气体还可以包括缓冲气体，所述缓冲气体为氦气(He)或氮气(N2)，其流量为5?20升/分钟(slm)，优选 8slm、10slm 或 15slm。
[0028]如图1b所示，半导体衬底I区上方所沉积的伪栅极层的高度大于半导体衬底II区上方所沉积的伪栅极层的高度，而I区和II区中间的部分由于没有鳍形有源区，因此所沉积的伪栅极层的