408)时，信号接脚也被监控用以检测。如果没有检测到如此的信号(流程408否)，DID控制电路是进阶的(advanced)状态(流程416)且重复(流程418否)或终止(流程418是)流程。假若如此的信号被检测(流程408是)且尚未符合UID晶粒选择准则(流程410否)，增加DP参数与PDC参数两者(流程412)。假若如此的信号被检测(流程408是)且已符合UID晶粒选择准则(流程410是)，则只有PDC参数增加(流程414)。虽然在示意性流程中，若已触发信号接脚的信号，则DID控制电路不增加DP，当UID晶粒选择准则符合，DP可增加(刚过流程404的是之后)，依靠第一晶粒的晶粒ID是否欲成为O或I。DID控制电路为进阶的状态(流程416)且流程可为重复(流程418否)或终止(流程418是)。
[0082]图5是另一 DID判断流程的流程图，且图6是图5的DID判断流程的电路结构图及波形图。内部DID判断流程500使用计数CNT参数、晶粒位置DP参数、以及封装晶粒计数PDC参数,上述计数CNT参数、晶粒位置DP参数及封装晶粒计数PDC参数最初被设定为O (流程502)。PDC是可选择的,但在某些流程例如从最后晶粒弯曲绕圈(wrap-around)至第一晶粒在序列的数据读取可为非常有用的。比较CNT晶粒的UID(流程504)。如果发生匹配(match)，晶粒下拉其信号接脚(流程506)，因此传信至共同封装的其他晶粒，表示已决定共同封装的一晶粒的晶粒ID。除此之外信号接脚不会被打扰。流程继续监控信号接脚下拉状态(流程508)。若信号接脚未被下拉，表示没有晶粒ID被决定，CNT增加(流程510)且重复流程(流程518的不)直到结束(流程518的是)。若信号接脚被下拉，UID再一次比较CNT (流程512)，或者当CNT = UID可读取(未示出)时，有状态(stateful)的元件被设定，以决定特定晶粒是否已决定其晶粒ID。若UID大于CNT，则特定晶粒尚未决定其晶粒ID，因此DP及PDC和CNT —样增加(流程516)。然而，若UID不大于CNT，特定晶粒已决定其晶粒ID，因此DP不会增加，虽然PDC及CNT仍继续增加(流程514)。
[0083]图6显示四个DID控制电路610、DID控制电路620、DID控制电路630、DID控制电路640耦接至在个别晶粒的四个个别焊垫(pad)焊垫616、焊垫626、焊垫636、焊垫646。焊垫616、焊垫626、焊垫636、焊垫646例如用导线接合(wire bonded)在一起。各焊垫616、焊垫626、焊垫636、焊垫646分别具有连接的上述上拉装置612、上拉装置622、上拉装置632、上拉装置642及下拉装置614、下拉装置624、下拉装置634、下拉装置644，例如，下拉装置可为晶体管。上拉装置612、上拉装置622、上拉装置632、上拉装置642耦接至电源Vcc。四个DID控制电路610、DID控制电路620、DID控制电路630、DID控制电路640被提供个别UID，例如分别具有值99、1、210以及12。对所有的四个DID控制电路610、DID控制电路620、DID控制电路630、DID控制电路640而言，计数CNT波形可为相同的，同样地所有的晶粒可同步至共同时脉。在计数CNT为第一计数值下，DID控制电路620是第一个匹配其UID，并且下拉其焊垫626，使其他DID控制电路610、DID控制电路630、DID控制电路640增加它们个别DP变数作为回应。DID控制电路620的DP保持在当检测到匹配的初始数值，特定为“O”。当CNT为第十二计数值，DID控制电路640是下一个匹配其UID，并且下拉其焊垫646，使DID控制电路610、DID控制电路630增加它们个别DP变数作为回应。当检测到匹配时，DID控制电路640的DP保持在其增加一次的数值，特定为“ I ”。当CNT为第九十九计数值，DID控制电路610是下一个匹配其UID，并且下拉其焊垫616，因此DID控制电路630增加其DP变数作为回应。当检测到匹配时，DID控制电路610的DP保持在其增加二次的数值，即“2”。当CNT为第两百一^h计数值，DID控制电路630是下一个匹配其UID，并且下拉其焊垫636。当检测到匹配时，DID控制电路630的DP保持在其增加三次的数值，即“3”。图6也例示PDC对应于第一、第十二、第九十九、第两百一十计数值的增加。在流程500结束时，各个DID控制电路610、DID控制电路620、DID控制电路630、DID控制电路640具有已决定的DP参数，其可存储于读取/写入寄存器(举例而言，寄存器330 (图3))作为晶粒ID，且已决定的PDC参数可存储于读取/写入寄存器。图6的BP为焊垫(BondingPad) ο
[0084]决定流程500可由数种方式结束。举例而言，当时脉回圈达到预先设定的数目或归零时，各个晶粒内的决定流程结束。又举另一例而言，各个晶粒可由参与决定的晶粒数量来进行预先编程(pre-programmed)，或是通过提供参与决定的晶粒数量来作为决定指引(Determinat1n Instruct1n)的参数，并在事件计数器达到该数字时中止决定流程。
[0085]图7是又一 DID判断流程的流程图。当时脉CLK启动，使能信号由晶粒ID控制电路接收，作为回应，晶粒ID控制电路设定计数参数“CNT”、晶粒ID参数“DID”以及封装晶粒计数参数“PDC”至零(流程702)。在下一时脉CNT比较晶粒的UID (流程704)。若没有检测到匹配(流程704的否)，则检测信号接脚的状态(流程710)。若信号接脚未被下拉(流程710的否)，表示没有共同封装晶粒有符合的UID，在下一时脉CNT增加(流程714)，且在下一时脉的流程回到比较CNT及UID (流程704)。若信号接脚被下拉(流程710的是)，表示除了拥有匹配UID的特定晶粒以外的其他晶粒，DP及PDC都增加(流程712)，且CNT在下一时脉增加(流程714)，且流程回到在下个时脉比较CNT及UID(流程704)。回到流程704，若检测到匹配检测(流程704的是)，比较器的输出OUTPUT被触发因此信号接脚被下拉(流程720)且在最后DP增加(流程722)。如果状况需要，下拉信号接脚的晶粒在设定DP参数时不需要将自己计入(也就是说，如果状况需要DP计数可从零开始)，可省略流程722。接着，检测信号接脚的状态(流程730)。若信号接脚被下拉(流程730的是)，PDC增加(流程732)。在两个案例中CNT都会增加(流程734)且作出CNT是否达成其数值的判断(流程736)。流程700会结束(流程740)或返回监控信号接脚以监控其他晶粒的下拉(流程730)。
[0086]如下述，这些流程的变化及其他相似的算法可用于只使用一信号连接以决定晶粒ID0
[0087]此处描述的判断流程特别是有利于用于堆叠及封装在八接脚封装的SPI快闪存储器晶粒。包括四元SPI的全部SPI协议可使用如此的八接脚封装实现，其信号接脚可为SPI接口接脚的其中之一，或可为在晶粒提供的专门接脚，其没有连接至任何封装接脚。
[0088]将相同类型的低密度晶粒堆叠以形成高密度的串行快闪存储器装置是本发明的其中一个范例。单一晶粒的容量是256Mb，举例而言，两个相同类型的串行快闪存储器晶粒可堆叠以实现512Mb (2x256Mb)装置，且四个相同类型的串行快闪存储器晶粒可堆叠以实现IGb (4x256Mb)装置。SP1-NOR快闪存储器晶粒适用类型的范例为使用于华邦电子股份有限公司的产品型号W25Q256FV的类型，参见2013年10月16日华邦电子股份有限公司的公开案 W25Q256FV:“spiflash 3V256M_Bit Serial Flash Memory with Dual/QuadSPI&QPI”版本F，以上公开案以全文引用方式并入本文，且该公开案可被适当地修改以包含晶粒ID判断电路、软件/固件、指令与可处理晶粒选择指示的控制逻辑。也可用于SPI快闪存储器晶粒的其他类型，例如四个堆叠SP1-NAND快闪存储器晶粒例如用于华邦电子股份有限公司的产品型号W25N01GV的类型，参见2013年11月26日华邦电子股份有限公司的公开案 W25N01GV:“spiflash 3V IG-Bit Serial SLC NAND Flash Memory with Dual/Quad SPI&Continuous Read”初步修正案B,以上公开案以全文引用方式并入本文,且该公开案可被适当地修改以包含晶粒ID判断电路、软件/固件、指令与可处理晶粒选择指示的控制逻辑。也可使用其他类型的SP1-NOR及SP1-NAND快闪存储器晶粒，如同所要求的。最少两个SPI快闪存储器晶粒堆叠便有其优势，更一般地，本发明可用于任何数量。虽然使用2的η次方是方便的，SPI快闪存储器晶粒的数量不限定为2的η次方。
[0089]此外，不同类型的快闪存储器晶粒可堆叠以实现单一存储器装置具有适用于特定应用性能的独特组合。SP1-NOR类型快闪存储器及部分类型的特别地修改(specially-modify) SP1-NAND类型快闪存储器适用于代码应用例如执行(execute-1n-place)及代码遮蔽(code shadowing),然而SP1-NAND类型快闪存储器普遍适用于高密度数据存储。两种类型的快闪存储器晶粒可堆叠在一封